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出允许通过速连开关矩阵自反馈，用于实现非常快的计数器和状态机
图2-2-4 XC9500功能块内的宏单元结构图
XC9500的宏单元与MAX系列CPLD的宏单元结构基本相同，由可编程的与阵列（Programmable AND-Array）、乘积项分配器（Product Term Alloctors）和可编程寄存器三部分组成，可编程实现组合逻辑和时序逻辑。如图2-2-4
逻辑阵列用于实现组合逻辑，为宏单元提供5个乘积项。
乘积项分配器把逻辑阵列提供的乘积项有选择地提供给“或门”和“异或门”作为输入，实现组合逻辑函数；或作为可编程寄存器的辅助输入，用于时钟、复位、置位、输出使能控制。可编程寄存器用于实现时序逻辑，可配置为带可编程时钟的D、T触发器，或被旁路掉实现组合逻辑。触发器支持异步复位、置位，上电复位后，用户寄存器都初始化为用户定义的预载状态（Preload State），如未定义，则都为0。
全局控制信号包括时钟、复位、置位、输出使能控制信号通达每个宏单元，寄存器接受全局时钟和乘积项时钟使能信号，全局复位信号和乘积项复位信号，全局置位信号和乘积项置位信号。
乘积项分配器把逻辑阵列提供的乘积项有选择地提供给“或门”和“异或门”作为输入，实现组合逻辑函数；或作为可编程寄存器的控制信号。
乘积项分配器可把FB内其它宏单元未用的五个乘积项作为附加乘积项分配给宏单元，从而使单个宏单元在增加一个很小的延迟（tPTA）后拥有15个乘积项。
乘积项分配器还可把FB内其它宏单元部分乘积项分配给宏单元，从而使单个宏单元在增加一个很小的延迟（2*tPTA）后拥有18个乘积项。单个宏单元在增加一个8*tPTA的延迟后，可以拥有全部90个乘积项。
（2）速连开关矩阵
速连开关矩阵把信号送给FB作为输入，FB的输出和所有IOB的输出（输入）都可驱动速连开关矩阵。通过用户编程，所有这些信号经过一定延迟后都可驱动每个FB。在驱动目标FB之前，速连开关能够把多个内部连接组合成一根与线。这样，在不增加时延的情况下，增加了附加的逻辑能力及目标FB的有效逻辑扇入。
（3）IO块
IOB是内部逻辑和器件用户IO引脚间的接口。每个IOB包括一个输入缓冲
器、输出驱动器、输出使能选择开关和用户可编程控制地。
输入缓冲器能够接受标准5V CMOS、5V TTL和3.3V信号电平。输入缓冲器使用5V内部电源（VCCINT），保证输入不随VCCIO电压的变化而变化。
输出驱动器能够提供24mA的驱动电流，在VCCINT和VCCIO都为5V时，输出为5V TTL电平，在VCCIO降为3.3V时，输出为3.3V电平。
输出使能信号可以是来自宏单元的乘积项信号，或全局使能信号，或恒定值“1”，或恒定值“0”。
用户可编程控制地，允许将器件的I/O引脚配置为附加的地线引脚，可减少系统由于大量同时的开关输出而引起的噪声。
（4）加密单元
XC9500具有高级数据安全机制。加密单元有读保护位，可防止阵列单元的非法拷贝（读），写保护位可防止非法擦写（写保护）。读保护位编程后，禁止读出片内功能数据，也不允许重新编程，只有全部擦除才可清除它。写保护位设置后，不能重新编程，也不能擦除。因此，XC9500有四种数据安全机制。
2.3 CPLD技术在数字电路实验中的应用：
ISP技术中，ispLSI系列数字电路的开发基点不再放在仿制或反向设计上，而放在正向设计上，缩短了数字电路开发周期。IspLSI器件通过两条途径缩短系统开发时间：采用更为结构化的设计方法，使设计者可以大量重复使用他人过去设计的部件；采用高层次抽角化的设计工作，让设计者可以在高层次开始设计，也可进行分层组合设计或集成各自独立的设计到一个ispLSI器件中去。
数字电路实验分为两若图片无法显示请联系QQ752018766,基于EDA技术数字密码锁系统免费,转发请注明源于www.youerw.com大类：第一类是逻辑功能验证实验，如加法器、触发器、计数器、译码器、编码器、移位寄存器等：第二类是数字系统实验，这类实验点是规模较大，功能较完善，同时有较强的实用性和趣味性，如电子钟、电子秒表、可逆计数器、数字频率计等，这两类实验用ISP技术实现时略有不同。对于逻辑功能验证性实验，只需一台装有Synario软件的计算机，就可以实现原理图的输
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