嵌入式的LED点阵显示屏的研究与实现 第10页
图5一2显示控制板硬件结构
图5一2是显示控制板硬件主体构架。这次设计采用了嵌入式芯片加CPLD
的形式。CPLD与嵌入式芯片紧密结合，实现特定的功能。在这个设计中CPLD
与嵌入式芯片的接口和CPLD如何实现点阵显示的驱动成为CPLD硬件设计的
主要内容。
在点阵项目中CPLD是用VHDL硬件描述语言开发的以此实现相应的功
能，下面将介绍VHDL编程以及点阵项目中CPLD的设计。
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武汉理工大学硕士学位论文
VHDL硬件描述语言概述[28][30]〔33]134][35]
二十世纪80年代中期，美国国防部和EIEE发起并资助了高性能
语言VHDL的开发。VHDL有如下特点:
.设计可按层次分解
.每个设计元素既有良好定义的界面(为了与其它元素连接)，又
的行为描述(为了模拟它)。
.行为描述既可用算法也可用实际硬件结构来定义元素的操作。
一个元素可由算法作初始定义，以允许对使用该算法的更高级元素做
证;之后，算法定义再由硬件结构来代替。
.并行性、定时和时钟都可被模型化。VHDL可以处理异步、也
理同步时序电路结构。
.设计的逻辑操作和定时特性都可以被模拟化。
因此VHDL从文档和模型语言开始，能精确地描述和模拟数字系
的行为。通过使用VHDL，从简单的组合电路到完整的微处理器系统
都可以设计、模拟和综合。
VHDL程序能从VHDL行为描述直接产生逻辑电路结构。虽然V
言和模拟环境本身是重要的发明创新，但VHDL的实用和流行是随着
综合工具(vHDLsnyhtessiotols)的商业发展而获得巨大突破的。
2.2VHOL设计开发流程
基于VHDL的设计过程有几个步骤，通常称为设计流程(design
这些步骤适用于任何基于硬件描述语言的设计过程，由图5一3概略表示
前端步骤
后端步骤
图5一3VHDL或其它基于HDL的设计流程步骤
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5.2.3VHDL程序结构
VHDL是按照结构化的编程原则来设计的，它通过定义硬件模块的界面来
隐藏模块的内部细节。因此，一个vHDL实体(entity)只是对模块输入输出
的说明，而VHDL的结构体(arhcetictuer)是对模块内部结构或行为的细致描
述。
图5一4()a将vHDL的实体声明对应为结构体的“包装”，它隐去了内部细
节而提供其它模块要用的“钩子”(hook)。这样形成了层次系统设计的基础，
顶层实体的结构体可以使用(或“引用”)其它实体，而隐去下一层实体的
结构体细节。如图5一4(b)所示，高层的结构可以多次使用低层实体，而多个顶
层结构可用同一个低层结构体。在图中，结构体B、E和F是单独的，它们不
引用任何其它实体。
实体b()实体A
结结构体体结构体A
实体B实体C实体D
结构体B结构体C结构体D
实体E实体F
结构体E结构体F
图5一4VHDL实体和结构体
(a)“包装”概念b()层次应用
在vHDL程序的文本文件中，实体声明(cntiytdeclaration)和结构体定
义(arehiteeutredefinition)是分开的，如图5一5所示。实体的端口及其模式和
类型都能被调用它的模块所看见。实体的内部操作由结构体定义(arhcitecture
definition)去说明。结构体的外部接口信号(端口)是从相应的实体声明中的
端口声明继承而来的。根其它高级语言类似，结构体也可包括限于结构体内部
的信号和其它声明。
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F，111111111111
结构体定义
图5一5VHDL程序文件结构
5.2.4CPLD的功能实现
CPLD从53C4510B接收各种控制命令、配置命令、和要处理的数
53C4510B角度来说，数据和命令的都以数据的方式发给CPLD。CP
为数据总线形式与S3C451OB通讯，有3态数据总线、地址总线、和命
总线构成。3态数据总线的程序如下:
librayrIEEE:
useIEEE.Stdwelogie_1164.all;
entityHCT245intl15
Port(AO，AI，AZ，A3，A4，AS，A6，A7:inoutst屯logie
BO，Bl，BZ，B3，B4，BS，B6，B7:inoutst--dlogie
DO，Dl，DZ，D3，D4，DS，D6，D7:inst走log
WR，RD，GBAR:instd一logie):
endHCT245inil;
architeetureVERIofHCT245intl15
signaiDirl，DirO:st--dlogic:
singaltemP:st叼ogic-yector(7downtoo);
begin
tdirin:
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AO<=DOwhen(GBAR=’0，)nad(Dirl=’1’)else’Z，:
D7When(GBAR=’0，)nad(Dirl=’1’)else’Z，;
︸今︸7︸A
tdiro讯:
BO<=AOwhen(GBAR=’O，)nad(DirO“’1’)elseBO;
B7令A7when(GBAR=’0，)nad(DirO=’1’)elseB7;
tdireotllrl:
DirO<=’l’when(WR“’O，)nad(RD二’l’)else’0，:
Dirl<=’l’when(WR=’1’)nad(RD=’0，)else’0，:
endVERI;
CPLD将接收的显示数据存储在双8位移位寄存器中，并将显示数据所对
应LED屏的行号锁存在4一16译码器中。数据稳定后53C4510B输出移位控
制信号，CPLD对显示数据行号译码，将LED屏对应行熄灭，然后将显示数
据串行输出到LED屏，同时对移出数据进行计数，当移出数据达到8个时，
停止数据移位并将LED屏对应行号点亮，新的显示点阵就得到显示。4一16
译码器程序如下:
FUNCTIONP74161(elk，ldn，clm，ePn，ent，d，e，b，a)
RETURNS(qd，qc，qb，qa，reo);
PARAMETERS
DEVICEFAMILY
);
mCLUDE”galobal.ine”:
SUBDESIGN74161
ldn，elm，ePn，ent，
elk，d，e，b，a
qd，qe，qb，qa，rco
:创PUT=VCC;
:NIPUT二GND;
:OUTPUT;
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