VirtuosoADC比较电路版图设计+结构框图+仿真分析+原理图 第10页
图5.9.2 匹配示意版图5.10 模块版图设计
随着技术的发展，IC设计的规模越来越大。所以我们需要对IC设计进行层次结构设计。层次结构爱IC设计中广泛使用。现代的IC设计中，几乎没有不用层次结构进行设计的。这次A/D采用的是自顶向下的设计方案，所以我们在版图的时候采取由底层模块向整体模块的画法，减少重复的器件的版图。
图5.10.1设计框架图
从上图可以看出设计是自顶向下设计的，但是版图就刚好相反，从最低的模块开始版图。之后逐级版图，这种版图设计的好处是可以节省版图设计的时间，因为相同模块可以先版图，之后直接调用。
5.11 版图1 时钟缓冲器件版图 本文来自优*文~论-文^网
图5.11. clkbuf_8x_layout2 与门器件版图
图5.11.2. nand2_2x_layout_23 adc_comparators_actr_layout
图5.11.3 adc_comparators_actr_layout4.adc_comparators_array_actr_layout
图5.11.4 adc_comparators_array_actr_layout
5.整体版图图5.11.5 整体版图
6.物理验证6.1 DRC检查
DRC检查即design rule check。是对设计规则检查，根据与工艺文件的参数的对比进行检查，看是否符合工艺。
Assura DRC是性能全面的工具，支持交互式和批处理操作模式，使用层次化的处理，即便是对最先进的设计也能快速、高效地识别和改正规则错误。为了减少DRC 的错误，最好的办法就是对厂家的工艺了如执掌，这样自己在画版图的时候就可以避免很多的DRC 错误。
在做DRC检查时，首先我们打开工具，设置好你要检查的版图路径和规则文件，还有一些参数设置，如下图6.1.2所示，接着点击OK 开始检毕业论文
http://www.youerw.com 查。
检查完时会给你显示一个信息报告，提示那里有错或者没有错，有错的时候，我们要根据它的提示去修改错误，直到检查报告提示如图6.1.1 所示时，你的DRC 检查才算通过。
图6.1.1 DRC检查结果图6.1.2 DRC检查设置
6.2 LVS检查
LVS检查即Layout Versus Schematics。是一种用使版图和逻辑图相对照，检查各项连接和设计是否与原理图一致。
从几何描述提取电路信息的方式称作电路提取或Circuit Extraction，电路提取软件将集成电路的几何定义文件扩展为一层一层的几何图形和其布局的描述，经过对此描述的扫描可找出所有晶体管和电路的连接。电路提取程序的结果是一个网表。网表是一组语句，用这些语句来定义电路的元件（如晶体管或门）和它们的连接。单独的晶体管则只列出与其相连的节点。更重要的是，通过这样提取的电路还可与设计者原始设计的电路进行比较，以发现不同之点，一旦有差异存在，就必定存在着错误。所以我们就要进行原理图和版图是否匹配的对比，我们使用的是Assuar LVS 工具，如图6.2.2进行参数设置。
在做LVS 之前，Assuar LVS 工具，会先根据你的版图提取出器件和连线关系，要求我们熟悉版图的层次结构，每层的具体功能，不然画错版图的几率就大。LVS 运行完之后，有不匹配的地方都会在版图和原理图上一一对应显示，这就要求我们去修改，直到如图6.2.1 所示，原理图和版图Match，这样物理验证就算完成了。本文来自优~文~论-文^网
图6.2.2 LVS检查设置7.参数提取和后仿真
7.1 参数提取
使用Assura工具对版图提取参数，步骤如下图：
参数提取后，我们可以看到看这些参数具体是在那里产生的。
7.2模拟后仿真结果与分析
我们从版图上提取了RC 参数后，把参数加进原理图，要再次的仿真分析，验证版图是否符合电路设计要求。如图7.2.1 所示设置好参数后，打开ADE 仿真环境，设置好变量，然后仿真的图7.2.2。
图7.2.1 参数输入图7.2.2 仿真波形
通过后仿真分析我们可以知道，寄生参数通常都是让人感觉很麻烦的，希望把它们全部去掉或者将寄生减少到最低的程度。也有想过把寄生参数作为电路设计中的一部分，但是这样做是非常危险的。因为通常情况下那些寄生器件非毕业论文
http://www.youerw.com常不好控制，它们可以有正负50%的误差。如果你把一个寄生参数设计在一个电路中而又起主导作用，那么你的电路将依赖这个器件，也许它会失败。但是可以利用寄生参数得到一些好处，例如如果你需要很多的电容，而且你又不在意它有多大，你可以利用额外的寄生参数实现这一目的，把电源线和地线重叠起来就可以得到免费的去耦电容。所以我们对于提取寄生参数后的分析是不可能缺少的。
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