VirtuosoADC比较电路版图设计+结构框图+仿真分析+原理图 第7页
图5.2.2.1PMOS和NMOS版图
MOS 管的简化版图设计希望尽量得到正方形图案才是最紧凑的。如果MOS 的沟道宽长比比较大,,则版图上的MOS 管是非常的瘦长的,根据图5.2.2.2的MOS管等效拆分原理,这时我们可以适当的将一个沟道宽长比为[W/L]拆成n个宽长比为[1/n]*[W/L]的管子来表示，在版图则参看图5.2.2.3,进一步在版图上简化则可以将拆分后的管子的源极或者漏极重叠在一起,参见图5.2.2.4：
图5.2.2.2MOS管等效拆分原理本文来自优*文~论-文^网
图5.2.2.3 MOS管拆分 图5.2.2.4 MOS管合并
5.3 电容版图
一个 MOS 晶体管能作为电容使用，但轻掺杂背栅增加了它的寄生电阻。可以获得较好的结果是使用在重掺杂扩散区形成的氧化层电介质层薄膜。在标准双极工艺中制备的MOS 电容有时使用发射扩散区作为下极板。除非工艺形成一个额外的薄层发射区氧化层，否则要求需要增加的一个掩模板来产生适当的电介质氧化层。MOS 晶体管不适于用作电容，但在CMOS工艺中它们是唯一的选择。应该偏置用作电容的MOS 晶体管，以避免电容在阈值电压附近泄漏。这样就可以把器件放在两种正偏工作模式中：积累态或强反型。积累态要求对NMOS栅正偏，或对PMOS栅反偏。偏压至少1V 会保证晶体管工作在电容曲线的相对线性部分，这限制了电压变化大约±10%。源和漏电极没有作用，只要器件工作在积累态就可去除。作为电容的一个MOS 晶体管有实际的串连电阻，大多数同下电极板相配合。能通过使用适当长度的短沟道来最小化电阻，理想的是25μm或更少。如果省略源和漏扩散区，那么背栅接触能在栅周围使用。
当栅正偏并且阈值电压的总值加1V时，一个NMOS 晶体管进入反型层。当栅负偏时一个PMOS晶体管工作在强反型，偏置电压应超过阈值电压至少1V。一个MOS电容工作在反型，要求源/漏电极接触沟道。这些电极通常连接到背栅端子中毕业论文
http://www.youerw.com 。反型工作的电容版图同典型的MOS 晶体管相同。
图5.3.1电容版图5.4 电阻版图
Poly电阻是CMOS或者BICMOS中特有的电阻类型，轻掺杂Poly电阻方块电阻数在几百到几千之间，重掺杂电阻电阻数在25—50之间，一般是使用NSD或者PSD进行掺杂。而不用其他N或P型层次。
Poly电阻的大小不仅仅和掺杂浓度有关，还和晶格方向有关。在晶体表面，晶格方向比较杂乱一点，所以电阻也比晶格比较整齐的内部要大，如果Poly电阻比较细的时候，单位电阻较大.尤其对于轻掺杂的Poly电阻。
各种不同的Poly电阻温度系数不同，轻掺杂的poly电阻会出现负温度系数，而重掺杂的poly电阻则肯定为正温度系数。例如一些方块电阻数在2000左右的poly电阻，温度系数会为负。所以会出现一个温度系数几乎为零的掺杂浓度，但是这样的浓度很难控制。大概在方块电阻数为200左右的地方。一般工艺的偏差会导致难以控制。不过我们要尽量将温度系数控制在250ppm/摄氏度。
Poly电阻在电阻头的地方一般都是经过重掺杂的，这样才能减小接触电阻。所以一般Poly电阻都是由电阻头和电阻身体部分组成。一般工艺下poly电阻的宽度偏差在10%，所以poly电阻的计算时，要注意电阻的修正参数。
Poly 电阻最好画在场氧上，这样可以减小衬底和它之间的电容，同时可以减小其他因素造成的电阻偏差。一般可以选用上层poly做poly电阻，在bicmos 中，可以在poly电阻下面做deep-N+。这样可以增加poly电阻下面的氧化层。不过要注意deep-N+一定要超出poly电阻的边缘几微米。
Poly电阻不能适应瞬态电流变化，因为poly电阻下面是厚氧化层，导热效果很差，并且poly电阻在一定温度下，晶格会产生变化，从而导致电阻系数变化很大。所以要将poly电阻使用在合适的地方。
不是所有bicmos工艺可以提供合适的电阻，因为poly做栅极的时候会通过重掺杂导致poly电阻系数很低，如果没有特殊的层次进行分辨，那么poly 层就会因为电阻系数太低而不适合做电阻。尤其在silicided工艺下。,poly电阻方块电阻数会降到2欧姆左右，所以必须使用如N-Well电阻等其他电阻。或者通过一些层次将需要重掺杂和silicided的地方与不需要的地方区分开。
Poly电阻是非常好的电阻选择，因为poly电阻偏差小，温度系数可以控制，同时不需要单独的岛。所以通常情况下，大家都会选择poly电阻。
图5.4.1 poly电阻版图 其他不同类型的电阻。这些电阻有：nwell电阻，pplus电阻 ，nplus电阻。
图5.4.2 poly,force ,sense和sub电阻版图
上图即为这几种电阻的画法，除poly电阻外，其他三种电阻的画法是值得推敲的。电阻三端分别定义为force ,sense和sub。我们来分析这三种电阻。
thin oxide可以理解为去除FOX。nwell在制造的前端就形成了，FOX不会对此造成影响。而P+/N+ plus会受FOX的影响，如果FOX阻挡的话，wafer上就不会形成相应的P型 或N型。重点2即是否会出现不正确的导通。
就p-sub /nwell CMOS版图而言，少数载流子guard ring为nwell + nplus + thin oxide +VDD,多数载流子guard ring为pplus + thin oxide + VSS。讨论当两种guard ring thin oxide不连续时的不同影响。
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