VirtuosoADC比较电路版图设计+结构框图+仿真分析+原理图 第9页
寄生电感：远离产生毕业论文
http://www.youerw.com 电感的导线。 器件本身寄生参数
器件本身就具有寄生参数，当源或漏上的电压发生变化时，阱电容会使这一变化变慢。当有一个电压加到栅上时，栅电容会使它变慢。多晶硅栅的串联电阻与栅电容一起形成了一个RC 时间常数，它使器件进一步变慢。几乎器件的每一个部分都有某种电容以某种方式使器件的操作变慢。减少CMOS 器件寄生参数的技术就是减少栅的串联电阻。任何其它在内的寄生参数是没有办法改变的。如果我们降低了多晶硅栅的串联电阻，就降低了RC 时间常数，从而改善了器件的速度。我们可以通过把多晶硅栅分成多个“指状“结构，然后用导线将它们并联起来以降低电阻。例如把器件分为两个就可以把RC 时间常数降低4 倍。通过分成多个器件以及源漏共享可以大大减小CMOS 晶体管上的寄生参数影响。
图5.6.4 CMOS器件的寄生电容
减少器件本身寄生参数可以用全定制方案：采用某些全定制技术可以把器件做得很小。通常的做法是把几个比较小的器件组合起来变成一个大器件，一般都是在一个公共的N阱中。这样使N阱总面积较小，从而缩小了至衬底的电容。如果有许多并联的双极型晶体管而不是许多单个的晶体管需要布线，可以考虑把他们的集电极合成一个，即把他折叠起来然后合并集电极使器件更紧凑。
5.7衬底噪声分析
衬底噪声产生原因：源、漏-衬底pn 结正偏导通，或者电源连线接点引入的串绕，使得衬底电位会产生抖动偏差，这称为衬底噪声。解决方法：a.对于轻掺杂的衬底，要用保护环把敏感部分电路包围起来。b.把gnd和衬底在片内连在一起，然后由一条线连到片外的全局地线,使得gnd和衬底的跳动一致，也可以消除衬底噪声。c.场屏蔽作用：每个block 外围一层金属（ptap），使每单元模块同电势，而且模块之间不相互影响。
5.8天线效应的分析
干法刻蚀使用强电场产生等离子。在刻蚀栅多晶硅和氧化侧壁间隔过程中，静电荷可能在栅多晶上积累。得到的电压可能如此大以致电流可能从栅氧化层中流过。尽管涉及的能量值通常不足以使栅氧层破裂，但仍可能会退化电介质层的强度，退化值与全部栅氧层面积除栅氧化层总电荷数的值成比例。每个多晶硅区收集的静电荷同它的面积成比例。连到大多晶几何图形的小栅氧区可能有不成比例的损害。这种机构有时称为天线效应，因为充当天线的大面积多晶可收集流过脆弱栅氧层的电荷。天线效应形成的栅氧层损害也在源/漏区离子注入中观察到。
天线效应的大小与曝露的导电面积和栅氧层面积之间比成正比。在图形化多晶硅时，多晶硅是曝露的导体。同样在图形化第一层金属时，金属是曝露的导体。分离的面积比必须对每一导电层计算。也可计算PMOS 和NMOS栅氧层的单队湃，因为两个不能在相同电压下击穿。通常要求导体/栅面积比为几百才可产生明显的损害。大多数版图不包括这样的几何图形，所以天线效应通常限制了管芯的一些位置。图5－11A显示了能产生足以激发这类失效导体/栅面积比的一个版图例子。已经拉长了NMOS 晶体管M1的栅引线以便于连接到晶体管M2上。被延长的引线有足够危及晶体管M1 的面积。可以通过在连接到晶体管M2 的多晶硅引线中插入一个跳线来消除这一脆弱性。这一跳线极大地减少了连到M1栅氧层的多晶几何图形面积，反过来也降低导电/栅面积比率到安全值。
在金属层刻蚀中也能发生静电损害。连到扩散区的金属区很少有任何问题，因为这些扩散区提供了静电荷可以泄漏的路径。最顶层的金属几乎不会发生天线效应，因为这一层上的每一图形都连到管芯的某块扩散区，但下面的金属不需要连接扩散区直到顶层金属层代替。在刻蚀下层金属地过程中，没有连到扩散区的任何图形通过各层收集了有害的静电电荷。可通过在最顶层金属层中插入短跳线最小化接触到小栅氧区下层金属的面积，以消除下层金属的天线效应。
5.9 MOS管的匹配分
采用相同的指条几何形状，因为不同宽度和长度的管子之间匹配很差。就算是最低匹配的器件必须有相同的沟道长度。大多数匹配的管子需要比较大的宽度，并且通常分成几段或几个指条。每一个这样的指条应当与其他指条具有同样的长度和宽度。不要试图匹配不同长度和宽度的管子，因为实际宽度校政因子与长度正因子的变化是很大的。将管子按相同的方向布置，那些不平行布置的管子易受应力和倾斜的影响，会造成它们的跨导有几个百分点的变化。因为这样影响是很严重的，所以最低匹配的管子也应按相同的方向布置。匹配的管子，特别是那些非全自对准的管子，应该有相同的手性。保证每个管子在每个方向上包含相同数量的段数，从而满足这个条件。
保持匹配管子的版图尽可能的紧凑，MOS管的版图本质上是细长的，因此对各种变化特别敏感。共质心版图不能完全消除这种敏感性。所以我们应该尽可能紧凑地安排匹配的管子，这就通常需要把每个管子都分成许多指条。如果可能，采用共质心版图，中度和精密匹配的MOS 管要求某种形失的共质心版图，这可以通过将每个管子分成偶数指条并且将这些指条排成交叉的阵列。匹配的管对应该被排成交叉耦合对来增加这种布局的对称性。不要将金属横跨有源栅区，一旦可能，避免将金属横跨在紧密匹配MOS管构成的有源栅区。将精密匹配的管放在芯片的对称轴上，应使精密匹配的管子阵列的对称轴沿芯片两个轴之一进行布局，如果设计中有大量匹配的管子，那么确保将优选的位置留给那些最关键的器件。用金属条连接栅指，用金属条而不是用多晶硅连接中度和精密匹配的管子，为了简化栅极间的连接，最小匹配的管子可以用梳状多晶硅结构来连接。
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