计数时钟系统设计(电路原理图+流程图+源代码)
【实验目的及要求】
实验目的：
1、了解学习MAX+plusⅡ的目的与意义；
2、掌握MAX+plusⅡ绘制电路原理图方法与技巧；
3、掌握MAX+plusⅡ设计方法与技巧。
实验要求：
1、熟练掌握FPGA/CPLD开发工具软件MAX+plusⅡ的使用方法和相关技巧.
2、达到能熟练运用VHDL语言独立完成各类数字系统的设计。
3、学会撰写工程实践总结报告。
4、通过查阅手册和文献资料，培养独立分析和解决实际问题的能力。
5、培养严肃认真的工作作风和严谨的科学态度。
【实验原理】
以下为汇总的时钟系统的电路原理图：
【实验环境】（使用的软件）
MAX+plus 10.2BASELINE软件；计算机；超级万能试验仪
实验内容：
【实验方案设计】
采用模块化设计方法，该技术十种系统由模60秒计数模块，模60分计数模块，模24小时计数模块，分/时设定模块及输出显示模块构成，秒计数模块的进位输出为分计数模块的进位输入，分计数模块的进位输出为小时计数模块的进位输入。
以下为时钟系统中模24小时计数模块源程序流程图
【实验过程】（实验步骤、记录、数据、分析）
实验步骤：
1. 打开MAX+plusⅡ10.2BASELINE软件，分别输入时钟程序，并进行编译
2. 编译成功，进行波形分析；
3. 绘制优段程序的电路图，并进行封装；
4. 绘制时钟程序的汇总电路图；
5. 进行编译；
6. 进行波形分析；
7. 将超级万能实验仪与计算机连接，并进行管脚分配；
8. 将程序下载到实验仪中；
9. 按照管脚的分配用导线进行连接；
10打开实验仪的开关，时钟计数开始，并且正常计数，则证明下载成功。
实验分析：
设计一个６０秒计数模块：
LIBRARY ieee;
USE ieee.all;
USE ieee.STD_LOGIC_1164.ALL;
USE ieee.STD_LOGIC_unsigned.ALL;
USE ieee.STD_LOGIC_arith.ALL; --调人要使用的库函数;
ENTITY xsecond IS
PORT( clk : IN STD_LOGIC;
clkset: in STD_LOGIC;
setmin: IN STD_LOGIC;
reset : IN STD_LOGIC;
secout : OUT STD_LOGIC_VECTOR(6 downto 0);
enmin : OUT STD_LOGIC);
ENDxsecond; --端口内容,确定输入输出的名称与结构967。