EDA智能四路抢答器设计(框图+vhdl源程序+仿真图) 第3页
4 设计过程
4．1 系统设计要求
在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。同时，还可以设置计分、犯规及奖惩计录等多种功能。本设计的具体要求是：
(1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。
(2) 电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统恢复复位并发出抢答指令后，若参加者按抢答开关，则该组指示灯亮并用组别显示电路显示抢答者的组别，同时扬声器发出“嘀嘟”的双音音响，且持续2~3秒。此时，电路应具备自锁功能，使别组的抢答开关不起作用。
(3) 设置计分电路。 每组在开始时预置成100分，抢答后由主持人计分，答对一次加10分，否则减10分。
(4) 设置犯规电路。对提前抢答和超时抢答的组别鸣喇叭示警，并由组别显示电路显示出犯规组别。
4．2 系统设计方案
根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA、TB；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口LEDA、LEDB、LEDC、LEDD，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。本系统应具有的功能有：第一抢答信号的鉴别和锁存功能；抢答计时功能；各组得分的累加和动态显示功能；抢答犯规功能。
根据以上的分析，我们可将整个系统分为三个主要模块：抢答鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块JFQ。对于需显示的信息，需增加或外接译码器，进行显示译码。考虑到FPGA/CPLD的可用接口及一般EDA实验开发系统提供的输出显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。整个系统的组成框图如图3.1所示。
图3.1 智力抢答器的组成框图
系统的工作原理如下：当主持人按下使能端EN时，抢答器开始工作，A、B、C、D四位抢答者谁最先抢答成功则此选手的台号灯（LEDA~LEDD）将点亮，并且主持人前的组别显示数码管讲显示出抢答成功者的台号；接下来主持人提问，若回答正确，主持人按加分按钮ADD，抢答积分模块JFQ将给对应的组加分，并将组的总分显示在对应的选手计分数码管JF2_A~ JF0_A、 JF2_B~ JF0_B、 JF2_C~ JF0_C、 JF2_D~ JF0_D上。在此过程中，主持人可以采用计时手段（JSQ），打开计时器使计时预置控制端LDN有效，输入限时的时间，使计时使能端EN有效，开始计时。完成第一轮抢答后，主持人清零，接着重新开始，步骤如上。
4．3 主要VHDL源程序
4.3.1 抢答鉴别电路QDJB的VHDL源程序
--QDJB.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY QDJB IS
PORT(CLR: IN STD_LOGIC;
A, B, C, D: IN STD_LOGIC;
A1,B1,C1,D1: OUT STD_LOGIC;
STATES: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
毕业论文
http://www.youerw.com/ 论文网
http://www.youerw.com/ IS
CONSTANT W1: STD_LOGIC_VECTOR: ="0001";
CONSTANT W2: STD_LOGIC_VECTOR: ="0010";
CONSTANT W3: STD_LOGIC_VECTOR: ="0100";
CONSTANT W4: STD_LOGIC_VECTOR: ="1000";
BEGIN
PROCESS(CLR,A,B,C,D) IS
BEGIN
IF CLR='1' THEN STATES<="0000"; --清零
ELSIF (A='1'AND B='0'AND C='0'AND D='0') THEN--A抢答成功
A1<='1'; B1<='0'; C1<='0'; D1<='0'; STATES<=W1;
ELSIF (A='0'AND B='1'AND C='0'AND D='0') THEN--B抢答成功
A1<='0'; B1<='1'; C1<='0'; D1<='0'; STATES<=W2;
ELSIF (A='0'AND B='0'AND C='1'AND D='0') THEN--C抢答成功
A1<='1'; B1<='0'; C1<='1'; D1<='0'; STATES<=W3;
ELSIF (A='0'AND B='0'AND C='0'AND D='1') THEN—D抢答成功
A1<='0'; B1<='0'; C1<='0'; D1<='1'; STATES<=W4;
END IF;
END PROCESS;
END ARCHITECTURE ART;
4.3.2 计分器电路JFQ的VHDL源程序--JFQ.VHD
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