FPGA简易数字频率计课程设计报告+原理图+电路路+源代码 第6页
图4-11 SDRAM模块b．串行配置存储器EPCS
Cyclone系列FPGA基于SRAM查找表，在器件上电时配置数据必须重新加载，因此必须使用掉电保持的器件来保存配置数据，然后在FPGA上电时将配置数据加载到FPGA中。
Altera串行配置器件是具有串行接口的Flash器件，可存储Cyclone、Cyclone II以及Stratix II系列器件的配置数据，并在上电或者重新配置时将配置数据装入FPGA器件。本设计选用的是EPCS4，拥有4M的存储空间足以满足中小型设计的要求，电路如图4-12所示。
图4-12 EPCS、配置电路
（3）配置电路
a．主动配置（ASP）
在脱机运行情况下，采用串行配置器件EPCS进行主动配置AS，主动串行配置模式（AS）是将配置数据存储在串行配置器件EPCS中，在每次系统上电时FPGA会自动使用EPCS中的配置数据进行配置，在脱机运行之前，要实现将配置数据通过编程器写入EPCS中，ASP电路图如图
b．JATG配置
调试时，使用运行在计算机上的quartus ii软件，用过JATG电缆连接到JATG接口直接下载数据到FPGA，用户随时可以进行JATG模式的配置，但要注意JTAG模式是直接对FPGA中SRAM单元编程掉电后丢失，因此重新上电要重新下载。电路图如图
（4）其他电路
a．显示电路
人机界面采用的是12864LCD液晶，人机界面亲和力好b．晶振电路
晶振选用的是有源晶振50Mhz，电路图如图4-13所示。
图4-13 晶振电路4.3 FPGA内部模块4.3.1系统总体框图
如图4-14，FPGA系统内部设计由同步预置阀门、频率计数器、时间计数器、PLL、NIOS软核组成。波形原理图如图4-15所示。
图4-14 系统框图
图4-15 波形原理图图
4.3.2 同步预置模块
本设计取样为自触发，周期为1s,即每个1s从信号输入端口读取脉冲，阀门时间也是1s，Verilog程序如下：
always(posedge clk or negedge reset)
begin
if(!reset)
cnt<=0;
else
if(cnt==26’d100) //为仿真方便假设计数100为1s，实际程序为50000000；
begin
cnt<=0;
clk_1hz<=~clk_1hz;
end
else cnt<=cnt+1’b1;
end毕业论文
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always(posedge f_in or negedge reset) // posedge f_in 同步化闸门脉冲
begin
if(!reset)
u<=0;
else
if(clk_1hz)
u<=1; //u=1时启动预设闸门
else本文来自优.文~论^文;网
u<=0;
end
4.3.3 频率计数模块、时间计数模块
always(posedge f_in or negedge reset) //同步f_in上升沿
begin
if(!reset)
begin
fcounter=0;
end
else
if(u)
fcounter=fcounter+1’b1; //当u=1允许计数，且f_in上升沿触发
else if(clear)
fcounter<=0;
endalways(posedge clk or negedge reset )
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