毕业设计（论文）题目：基于Verilog的4B/5B编解码器设计与仿真一、毕业设计（论文）内容及要求（包括原始数据、技术要求、达到的指标和应做的实验等）

在数据通信技术中，4B/5B是一种广泛使用的分组码，将待发送数据每4bit分成一组，然后按照4B/5B编码规则将其转换成相应5bit码，具有效率高和易实现等特点，主流的局域网技术FDDI、100Base-TX、100Base-FX都采用了该编码技术。86787

本课题要求采用自顶向下的设计方法，在Quartus II开发环境下，使用Verilog硬件描述语言设计并实现4B/5B码的编码和解码模块。结果使用ModelSim进行仿真，并验证其正确性。

技术要求：论文网

1。使用ModelSim进行仿真；

2。使用Verilog硬件描述语言；

3。开发框架使用Quartus II。

二、完成后应交的作业（包括各种说明书、图纸等）

1。毕业设计论文；

2。外文资料翻译（不少于5000英文单词）；

3。源程序文件。

三、完成日期及进度

2016年3月21日至2016年6月19日，共13周。

进度安排：

1。1。3。21～4。4（两周）项目调研，阅读资料，熟悉开发环境;

2。2。4。5～4。11（一周）熟悉Verilog语言和4B/5B的编解码原理；

3。3。4。12～4。25（两周）熟悉QuartusⅡ开发环境及开发方法；

4。4。4。26～5。16（三周）设计并实现基于Verilog 4B/5B的编解码器；

5。5。5。17～5。30（两周）调试并优化；

6。5。31～6。19 （三周）撰写论文，毕业设计答辩。

二、完成后应交的作业（包括各种说明书、图纸等）

1。毕业设计论文；

2。外文资料翻译（不少于5000英文单词）；

3。源程序文件。

三、完成日期及进度

3月21日至6月19日，共13周。

进度安排：

7。3。21～4。4（两周）项目调研，阅读资料，熟悉开发环境;

8。4。5～4。11（一周）熟悉Verilog语言和4B/5B的编解码原理；

9。4。12～4。25（两周）熟悉QuartusⅡ开发环境及开发方法；

10。4。26～5。16（三周）设计并实现基于Verilog 4B/5B的编解码器；

11。5。17～5。30 （两周）调试并优化；

12。5。31～6。19 （三周）撰写论文，毕业设计答辩。

四、主要参考资料（包括书刊名称、出版年月等）：

[1]BhaskerJ。VHDL Primer[M]。3rd Edition。NJ:PrenticeHall,1999。 [2]TzeSinTan,BakhtiarAffendiRosdi。VerilogHDLSimulatorTechnology:ASurvey[J]。JournalofElectronicTesting,2014。

[3]徐江华， 1000Base-T千兆以太网技术[N]。 中国计算机报,2002-10-28C16。

[4]任勇峰,庄新敏。VHDL与硬件实现速成[M]。北京:国防工业出版社,2005。 

[5]费瑞霞,万兆/千兆以太网物理编码子层芯片设计[D]。东南大学,2004。

[6]李广军,王厚军。实用接口技术[M]。成都:电子科 技大学出版社,2000。

[7]夏宇闻。一种高层次的支持模拟和数模混合信号电路与系统设计的语言Verilog-A/AMS[J]。电子技术应用,1999。

[8]樊昌信。曹丽娜等。 通信原理[M]。北京国防工业出版社,2006 。

[9]王金明。Verilog HDL程序设计教程[M]。人民邮电出版社,2004。

[10]夏宇闻。Verilog数字系统设计教程[M]。北京:北京 航空航天大学出版社,2003。