1.    绪论
1.1 混合容错结构与动态可重构技术
随着互补金属氧化物半导体(CMOS)工艺的革新和现场可编程门阵列(FPGA)技术的飞速发展，我们享受着更高的速度、更低的功耗、更小的面积给数字设计带来的便利。然而另一方面，这些便利使得数字电路和系统的可靠性受到严重的威胁，数字系统的可靠性改善成为迫在眉睫的一个问题，特别是在空间、安全、医疗等可靠性作为第一重要参数的应用场合。因此，改善数字电路的可靠性，增强数字电路的容错能力，对数字设计具有重要的意义。。
为了达到上述改善数字电路和系统可靠性的目的，多种多样的冗余技术被提出和应用，包括信息冗余，硬件冗余，时间冗余等等。而这些不同的冗余方法各有各的优点和缺点。其中比较明显的是采用了硬件冗余的三模冗余，它的应用增大了电路的面积和功耗，但是可靠性有了显著的提高。本文所研究的2014年6月在Journal of Electronic Testing发布的一个混合容错结构就是基于三模冗余技术，同时结合了其他不同的冗余方法，将各种冗余的优点结合在一起，同时将它们各自的缺点的影响减小。利用这个混合容错结构，能够及时地察觉并且纠正一些不同的软错误和硬错误，短暂错误和长期错误，达到增强数字电路可靠性的目 的。比起传统的单独利用硬件冗余技术的完全三模冗余结构，文献中提出的混合容错结构能够明显的减小功耗，并节约一部分面积，在面积，功耗，可靠性这三个重要的数字电路参数中取得较好的平衡。
而动态可重构技术的出现，大大提高了FPGA芯片时间上的资源利用率，并且减少硬件资源消耗。90年代以后，大规模集成电路迅速发展，关于动态可重构技术的研究也逐渐增多，尤其在FPGA出现之后，动态可重构被应用于实践中，不再仅仅局限于理论。在大规模高密度集成电路中，动态可重构技术的应用显得尤为关键。本文主要研究的是局部动态可重构，也就是让数字系统的一个逻辑功能模块进行部分重构。
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1．2  课题的意义
    本课题的研究的主要意义如下:
    越来越小的晶体管使得数字电路对于辐射效应的抵抗更加脆弱，这会导致存储结构和逻辑功能电路出现软错误。单粒子瞬态翻转（SET）影响逻辑电路的组合逻辑部分，而单粒子翻转（SEU）影响逻辑电路的时序逻辑部分。基于这个原因，人们致力于提高数字电路系统的可靠性，同时在速度，功耗以及面积这三个因素间寻求平衡。为此，人们采用了牺牲硬件资源的方式，比如三模冗余( Triple-Module-Redundancy)，来进行容错。然而采用传统的冗余方法来进行容错对于硬件资源而言消耗过大，对于提高芯片利用率作用不大。因此诸多杰出的研究人员提出了不同的改进方法，其中具有代表性的是本课题要仿真的一种混合容错结构和应用动态可重构技术的结构。与TMR相比，这些方法都在提高可靠性的前提下尽量降低对系统其它性能恶化的影响。
因此，本课题就需要在有参考性的软件平台（Xilinx ISE，XPS, SDK, PlanAhead）上比较参考文献[2]中的新的混合容错结构和利用了动态可重构技术结构的各种性能。这些性能包括容错能力，功率损耗，面积开销和速度。
1.3 课题的主要工作
本课题的主要工作是对研究文献中的混合容错结构，和实现相同功能的利用有动态可重构技术的结构进行各种重要参数的对比。本课题研究所针对的硬件资源是Xilinx公司开发的Virtex5系列芯片，而软件系统是Xilinx ISE 13.2 版本的各种集成开发工具，这包括ISE, XPS, SDK和PlanAhead。本课题软件编程所应 用的语言主要包括Verilog HDL和C语言。 CMOS数字电路的容错结构研究+文献综述(2):http://www.youerw.com/tongxin/lunwen_26247.html