设计验证[12]是在版图设计之后，是来验证其制造工艺的规范性。如果不满足， 则要对版图设计环节进行修改。

芯片制造所要做的都是各种工艺，包括准备芯片、杂志注入、扩散和光刻等。 然后等所有准备完成，进行封装，最后测试。

由于现代工艺向纳米时代推进，工艺制造也越来越复杂，这就导致了超大规 模集成电路面临的挑战也越来越多，包括连线延时的增加、连线面积的增加等， 值得改进的还有很多，也是未来研究的一个重要方向。

2。2 物理设计流程

原来我们所需要完成的都是小规模的集成电路，集成度较低，所以人工完成 没有任何问题。但是因为对集成电路的要求越来越高，集成电路所需完成的功能 越来越多，所以它的规模不管扩大，集成度变高，单纯由人力根本无法完成而且 会存在极大的错误率。所以，我们需要借助CAD工具，来完成连线，图形复杂

的设计，不仅省时省力，而且准确率极高。图2-2是一个典型的版图设计流程。

版图设计流程

布局规划技术的产生主要是由于 BBL(Bui1ding Block Layout)模式分级设计 的需要。BBL 模式又称宏单元模式,是设计中最灵活的一种方法[12]。在设计中， 这种方法最为灵活好用。它的优点在于每一个模块或者单元都可以有任意的大小 和形状，而且可以把模块或者单元放在芯片的任何位置上对布线区域并没有限 制。BBL 的目的在于做到将模块或单元放在最合适的位置，使得芯片的面积最 小、总线长最短。BBL 这种模式分级设计就是布局规划技术产生最主要的部分。 VLSI 布局规划和 BBL 布局问题可以简单地描述如下:

其输入为:

设集合 A ={ I1 , I2 , …},来表示一个单元或模块的集合，而且每个模块都有 固定的矩形或者其他形状的硬模块，或是面积一定但是长和快可以改变的软模

块。并且每个模块都有其相应的端口，我们设为 P ={ P1 , P2 ,…},并且每个端口都 被摆置在模块或单元的边界上。

同时需要一个网表[13]将其属于相同端口的将它们组织到一起，通过布线工具 在实现。我们把每个网设为 L ,网表就是 L 的集合，设为 N {L1, L2 ,。。。}。

在设计过程中，我们需要完成用户给定的所有要求，包括芯片的总面积、芯

片的最大长或宽、设计最终的功耗和速率，还有传输时延等。布局规划最终目标

是将每一个模块排至在芯片合适的区域，而且做到使其芯片年纪尽可能的小，总 线长尽可能的短，性能尽可能好。

2。2。1 版图划分

因为现代工艺的发展，电器元件的尺寸也在不断减小，每个芯片都包括了成 千上万的晶体管。但是因为计算机处理能力的局限性，可以把问题缩小化，把芯 片分为多个子系统，一般 8-28 个模块分成一个虚拟模块。在划分过程中，需要 考虑到模块之间的连线和数目等多个因素。

2。2。2 布图规划

布图规划主要是为整个芯片选择一个比较好的布图方案。在经过划分之后, 我们一般根据每个划分后形成的虚拟模块中包含的元器件的个数和每个元器件 的宽、高来估计它们各自的形状、面积和相应的 Pin 脚的位置分布。在布图规划 阶段,我们总体的设计目标一般是优化芯片的互连线长和面积。在一些特殊的情 况下,我们还要考虑其它实际约束和时延效果。在布图规划设计过程中考虑的因 素越多,那么在后续设计中遇到的阻碍就越少。

2。2。3 布局

布局是电子设计自动化中一个很重要的步骤。布局阶段的主要任务是在芯 片的核心区域确定各个电路元件的位置信息。一个比较差的布局器不仅会影响 整个芯片的性能,也会由于互连线长超过布线资源而使其不能被制造。因此,一个 好的布局器在确定每个元器件位置的同时也必须满足电路的性能需要来优化多 个目标。典型的布局优化目标包括以下几项:互连线总线长、总布局时间、总消 耗、时序性和拥塞区域。 芯片面积和管脚连线驱动的电路模块的摆置(5):http://www.youerw.com/tongxin/lunwen_82808.html