基于CPLD设计的频率计，在传统设计上进行了一些改进。

（1）基于CPLD的频率计克服了以单片机为核心的频率计不稳定和电路复杂的缺点，它可以在同一芯片上下载多个具有控制功能的模块程序。这块芯片能代替原来的复杂的电路，简化了电路结构，提高了电路稳定性。

（2）基于CPLD设计的频率计可以通过修改VHDL语言程序来改变测量范围，克服了传统的针对不同测量范围而专门设计部分电路的难题。

1。3 本课题研究的内容

（1）频率的测量原理；

（2）设计方法以及设计背景的简单概述；

（3）基于QuartusII和VHDL的自顶向下，模块化的数字电子系统开发；

2 频率计原理和设计方案

2。1 直接测频法原理

直接测频法[4]是在给定的闸门时间内，通过测量一定时间内通过的周期信号进行重复计数，再利用一定的转换方法计算出被测信号的频率。被测信号的频率和闸门时间的设置都会对测量精度有影响。直接测频法控制波形图如下：

 直接测频法时序控制波形图

直接测频法的一般思路是：在精确规定计数允许周期T内，计数器对被测信号的周期（脉冲）数进行计数，计数允许周期T的长度决定了被测信号频率的范围。较长的计数允许周期T对低频信号而言有利于改善测量精度，但对于高频信号来说，则会产生溢出；较短的计数允许周期T对低频信号的测量，虽然精度降低，但能测量的最大频率较高，且不会溢出。本设计采用直接测频法原理测量频率。

2。2 等精度测频法原理

等精度测频法[5]是在计数器测频法的基础上发展来的，频率为fx的被测信号经过通道滤波、放大、整形后输入到同步门控制电路和闸门1，晶体振荡器的输出信号作为标准输入到闸门2。被测信号在同步控制门的作用下，产生一个与被测信号同步的闸门信号。在同步门打开时通过同步门分别输入到事件计数器和时间计数器的信号输入端，计数器开始计数。同步门关闭时信号不能通过主门，计数器停止计数，单片机发出命令读入计数器的数值，并进行数据处理，将处理后的结果送显示。文献综述

图2-2 等精度测频法时序控制波形图

此种测频可获得较高的测量精度[6]，测频范围是0Hz～40MHz，测频范围广。并且具有超量程报警功能。由于条件水平有限，本设计不使用等精度测量原理。

2。3 频率计工作原理

数字频率计原理框图

2。4 设计方案

由CPLD单独完成，利用 VHDL硬件描述语言，利用 CPLD内部丰富的数据类型和层次化的结构模型，对整个系统进行逻辑设计并用计算机仿真，生成符合要求的在电路结构上可实现的数字逻辑，再下载到可编程逻辑器件中。

3 系统总体设计

3。1 “自顶而下”和“自底而上”的设计方法

传统的电子产品设计的基本思路是用标准通用集成电路芯片和其他元件自下而上的构成电路和系统。 这种电子系统设计需要的元件较多，体积大，功耗高， 可靠性差。 随着集成电路技术的不断发展，如今设计人员已经可以在一块芯片上集成几百万门的电路以及大量的晶体管。半导体集成电路己由整机电路集成和系统电路集成来代替单元和部件电路集成。电子系统的设计方法也由集成电路厂家提供通用芯片，整机系统用户采用这些芯片组成电子系统的自底向上的方法改进为一种新的自顶向下的设计方法。

在现在的设计方法中，系统方案设计和功能划分由整机系统用户负责完成，使用专用集成电路 ASIC来实现系统的关键电路， 并且系统和电路设计者亲自参与设计这些集成电路从电路到芯片版图的设计过程，再交由工厂加工，或者是用可编程逻辑器件编程实现。图3-1所示为电子系统的两种设计方法的流程。来*自-优=尔,论:文+网www.youerw.com VHDL基于CPLD的频率计的设计+程序(3):http://www.youerw.com/tongxin/lunwen_84458.html