1。4  X波段频率综合器研究的重要性及国内外研究现状

1。4。1  X波段频率综合器研究的重要性

1。4。2  国内外研究现状

1。5  本文的主要工作

随着高性能X波段频率综合器的需求不断提升，而国内在此方面研究有限，与国外仍有不小差距的情况下，通过设计一个X波段宽带频率综合器，从而对频率综合器的原理和基础技术有比较全面和深入的了解，初步掌握频率综合器设计的基本流程，能为以后更深层次的学习或步入工作岗位打下基础。本文的目标是在了解锁相环频率综合器原理的基础上，基于ADI公司的PLL芯片设计一个满足指标要求的X波段宽带频率综合器。本设计与仿真均利用ADI公司的设计软件ADIsimPLL4。1完成。

为实现设计目标，首先对频率合成技术进行了较为全面的了解，并针对锁相环频率综合器进行较为深入地学习与分析。然后结合理论分析，针对指标要求选择合适的PLL芯片，并利用ADIsimPLL4。1软件进行相关参数计算与仿真。最后对仿真结果作出分析与总结，提出不足与思考。

2  锁相环频率合成技术

锁相环PLL是相位误差控制负反馈系统，它把输出信号与参考信号进行相位比较，产生的误差电压控制压控振荡器的输出，从而将输出信号调控至具有与参考信号同步的相位，实现自动相位锁定[8]。运用在频率综合器中的锁相环往往还具有可变分频器模块，根据分频器的分频效果可以将频率综合器分为整数频率综合器和小数频率综合器，当相位锁定时，VCO的输出信号频率是输入鉴相器中的参考信号频率的倍数。选择小数分频锁相环还是整数分频锁相环需要综合考虑各方面要求。从相噪方面来看，分辨率要求相同的情况下小数分频锁相环的鉴相频率相对较高，分频比N相对较小，可以获得较整数分频锁相环更佳的带内相噪性能。若频率分辨率的要求不严格，大于几百kHz，则整数分频锁相环可能更为合适。从杂散方面来看，同样在分辨率要求较为严苛的情况下，小数分频锁相环作为首选，这是因为电荷泵的漏电流引入的杂散在鉴相频率较小时较为严重。从锁定时间上来讲，小数分频锁相环通常比整数分频的锁相环快。但需要注意的是，小数分频锁相环需要杂散抑制电路来抑制其分数杂散，Δ-Σ调制技术即为其中一种抑制分数杂散的方法。小数分频锁相环在使用上比较复杂使用难度较大。本设计中要输出的频率较高，带宽较宽，考虑到上述因素，决定选用小数分频锁相环来实现这一频率综合器。论文网

2。1  整数分频锁相环的基本电路结构

图2。1  整数分频锁相环的基本结构

整数频率综合器的核心部分即为整数分频锁相环，图2。1为整数分频锁相环的基本结构框图。锁相环由三个基本模块组成：鉴相器模块、环路滤波器模块与压控振荡器模块，在压控振荡器模块和鉴相器模块之间的反馈回路加上可变的整数N分频器，就成为了整数分频锁相环的基本电路结构[3]。由图2。1我们能够看出，当改变可变分频器的分频比N，VCO的输出fout就可以以fref为增量成整数倍变化，也就是说，VCO的输出信号以参考信号频率fref为最小频率间隔，即频率分辨率为fref。

整数频率综合器的鉴相频率不可以太小，因为小的鉴相频率会导致分频比N大大增加，使相位噪声以约20logN恶化，与此同时为保证相噪与杂散性能，环路滤波器的带宽需要减小，这样不仅延长了锁定时间，也使得环路滤波器的参数设置难度加大。

2。2  小数分频锁相环原理