(2)由它的名字也可以推出来，该语言的硬件描述能力是很强大的；

(3)由于其语言所具有的特点，它的描述是与器件是无关的，而且除此之外还具有移植能力；

(4)该语言除了以上的特点外，还具有易于共享和复用。

3。 系统硬件电路设计

3。1 信号发生器的系统组成 

输入部分、D/A转换部分、FPGA部分、频率、幅值调节和波形转换部分及滤波部分构成了所要设计的主要部分。系统硬件电路图如图2所示:

图2 信号发生器系统组成

3。2 设计原理及要求

该信号发生器中各个模块的设计利用到了FPGA及直接数字频率合成技术DDS结合EDA(Electronic Design Automation)技术。由于相位累加器、 相位调制器、 波形 ROM 查找表是其数字部分，因此DDS具有数控频率合成的功能，又将其称为NCO(Numerically Controlled Oscillators)。

而DDS主要由相位累加器等构成。具体工作的过程是由波形存储器把数据存入，输入的频率数据则要在参考时钟的作用下做累加，其中累加器输出的一部分则是波形存储器的地址，要想最后得到模拟信号必须将得到的数据再由D/A转换成模拟信号。本研究的重点就是输出的精度要高 ,同时在ROM 存着。整个过程要想得到简化，必须用到VHDL来实现DDS的功能，从而可以加快反应时间，使运算速度得以加快。要想控制频率、波形、波形数据及波形的产生工作这些都要通过VHDL语言实现。通过VHDL语言对波形数据进行编写。编写完成后再将程序通过QuartusII9。0软件下载到 FPGA 上进行仿真,再到最后由D/ A 转换器将模拟波形数出，这样才能将设计完成。

在本信号发生器设计中的任务书所要达到的具体要求如下：

1。用VHDL对系统进行必要的的硬件描述；

2。由系统电路图设计各模块；

3。用Quartus II 9。0软件及FPGA开发系统完成设计；

4。通过该设计可以仿真出所需的波形信号；

5。可以对频率和幅度进行相应的控制；

6。实现预先设定的按键所需的各种功能。

3。3 输入部分

该设计中是通过按键对相应的功能进行控制，如该系统所需要的时钟、所需的信号种类、对幅度的调节还有频率、系统复位的调节[2]。

1．时钟信号：该设计中的系统所需的50MHZ信号。文献综述

2．复位键：在本系统中通过控制加在系统上相应的按键上的电平可以对系统加以控制。

3．波形：能够输出单波形，并且规定规定的按键进行波形转换。

4．调幅：对系统所要输出的波形幅度进行调节。

5．调频：对系统所要输出的波形频率进行调节。

3。3。1 频率、幅值和波形转换部分

运用DDS技术，其输出波形频率计算:

     式中      是晶振频率

     K 分频系数

     N 频率字输入

     S 相位累加器步进长

若取K=50,N=16，  =32。768MHz带入式（1）就可以得到=10SHz由试验得到下式的计算频率：

公式中的65306实际上不是二的N次方的数，故而所要设计的系统中波形也因此而会丢掉一些采样点。虽然这样会使所要设计的波形数据因此而的丢失但是波形却不会因此而变得不太平滑，但是预先所要的结果仍然得到满足。设计时设计者只有对系统的晶振加以一些相应的的要求，这样才能使得设计的系统的振荡频率是2的N次方。也只有这样做才能使得系统中的频率可以得以调节，甚至其步进可调为1Hz。由式（3）例举阐明了由于累加器位数的不同而造成的差异： FPGA的信号发生器设计+源代码+电路图(3):http://www.youerw.com/zidonghua/lunwen_96370.html