图2。3 设计流程图

2。4 硬件描述语言

   VHDL[5]是现今使用的重要的逻辑硬件描述语言，并成为被IEEE所承认的工业标准。VHDL作为高速集成电路编程硬件电路设计的语言，书写要求严格，经过长时间的研究与发展、应用与完善，因为系统描述能力的非凡、程序设计结构的严谨、语言风格的多变以及仿真测试手段的层次多，因此在电子设计领域中得到了最普及的认同和最遍及的接受。

库、程序包、实体、结构体、配置四个部分构成VHDL语言代码。

各个组成部分的作用:

（1）库、程序包：程序包用于汇集常用子程序、预定义的数据类型、元件的调用声明；若干个程序包构成库。

（2）实体：用来描写外部接口信号。 

（3）结构体:用来说明实体的逻辑结构与逻辑功能。

（4）配置:用来将指定的结构体与确定的实体连接。

VHDL系统以下几个特点[6]：

   （1）VHDL可以对门级电路进行描述，也可以对寄存器、存储器、寄存器传输级电路进行描述，另外可对系统电路进行描述。

   （2）VHDL具有优良的可读性。不仅计算机可以识别，而且读者容易理解。

   （3）VHDL具备优良的的可移植性。VHDL是目前遍及使用的硬件描述语言，能够运用在种种不一样的设计环境与系统平台中。

   （4）利用VHDL能够延伸设计的生命周期。因为运用的VHDL编程的硬件电路与做工无关，所以不会随做工变化而使得描述落伍。

（5）VHDL可以对大范围设计的进行分化对已经存在的设计进行再利用。

（6）VHDL有利于保护知识产权。采用一些保密方法，使得不会轻易被破译和窃取。

3 数字频率计总体设计

3。1 基本原理

数字频率计设计的基础理论[7]是：在拥有相对不变与精确的时间间隔里，利用频率稳定度较高的频率源作为基准时钟，运用计数器来计算时间间隔内的脉冲数目，同时将被测信号转变为可以被数字电路识别的脉冲信号并经换算后在数码管上显示。通常情况下稳定与精确时间设定为1s,计算1s内待测信号的脉冲个数，只要能在给定的1s时间内对信号的波形进行计数，就可以计算出被测信号的频率，此时1s被称作闸门时间。

3。2 系统总体框架图

图3。1 系统总体框架图来自优O尔P论R文T网WWw.YoueRw.com 加QQ7520`18766

 测频控制信号的时钟，由TESTCTL产生0。5HZ的基准时钟。在脉冲宽度1s的高电平时期统计被测信号的脉冲数目，当1s的高电平结束，于此同时统计也停止，统计的脉冲数目数即为被测信号的频率。想要在数码管上显示出计数结果，可以利用锁存器将统计脉冲数目保存起来，因此，在基准时钟由高电平变为低电平的时候，锁存器完成保存结果的功能。此外，为了不影响下次统计脉冲数目的精确性，就必须要把此次结果清零，所以在基准时钟的低电平时期必须对计数器进行清零的操作指令。此后将被锁存器保存的数据输出给数码管扫描器，然后利用译码器将锁存的数据译码成十进制，并将结果显示在数码管上。

3。3 8位十进制数字频率计的设计要求

   （1）数字频率器测量范围：1HZ～49999999HZ。

   （2）测量信号：方波、正弦波；幅度：0。5V～5V；频率：1Hz～49999999HZ。

   （3）测量范围信号：脉冲波；幅度：0。5V～5V；脉冲宽度≥100μs，测量误差≤1%。

（4）数码显示器：十进制数字显示。

（5）具备自校能力，基准频率为1Hz。 VHDL+FPGA的数字频率计+程序(3):http://www.youerw.com/tongxin/lunwen_201291.html