begin
    o=1;
end
else
begin
    o=0;
end

end
endmodule
具体生成模块如图3-4所示，add_13模块的输出sum[12..0]是用来控制相位累加器模块sin_room的地址，其输入ina[9..0]是用来控制输出正弦波信号频率的，不同的ina[9..0]，相位累加器每次累加的值不同，输出频率也就不同。 基于FPGA的信号发生器设计(6):http://www.youerw.com/tongxin/lunwen_7039.html