VHDL+FPGA的DDR控制器设计(3)

仅为 0。0588m2 [5] 。尽管如此，随着制造工艺的进步以及计算机核心处理器架构的优化，计算机核心处理器的计算速度也大大优于存储器的读写速度。为了有效

防止因存储器的读写速度匹配不上计算机核心处理器的计算速度而导致的延时，必须进一步深入研究存储器的性能。但是，按照自 1980 年到 2010 年的情况来分析，计算机核心处理器的速度性能得到了很大的提升，以年平均 40%的速度快速上升；而存储器的性能提升幅度远远不如，增长速度仅为计算机核心处理器的五分之一左右[6]。具体情况如图 1。1 所示。

图 1。1 计算机核心处理器和存储器发展趋势图

1。2 国内外研究现状

1。2。1 存储器的发展现状

1。2。2 内存控制器的发展现状

1。3 研究的主要内容

本文通过研究内存控制器的研究现状，分析比较了到目前为止内存芯片和内存控制器的发展状况和研究成果。通过全面深入研究 DDR3 SDRAM 的工作原理和接口特性并参考相关技术规范，提出了一种基于 Xilinx 公司的 Spartan-6 系列 FPGA 芯片的 DDR3 SDRAM 控制器方案。该方案主要是基于 IP 软核 MIG(Memory Interface Generator)工具进行开发，分模块进行程序设计。本文为了最终实现 DDR3 SDRAM 控制器的设计工作并实现程序验证，将具体工作及研究安排如下：论文网

1。认真研究与分析了 DDR3 SDRAM 的结构特性与工作原理，并进一步分析了 DDR3 的新特性，叙述了它的几个关键创新点，如低功耗设计。

2。深入研究 DDR3 SDRAM 的接口特性，并参阅相关的技术规范手册，同时对照目前的研究成果，设计形成 3 类的 DDR3 控制指令，并提出了基于 FPGA 的 DDR 控制器方案。

3。设计了内控控制器的整体框架，采用自顶向下的设计方法，在 ISE Design Suit 开发环境下使用 VHDL 语言分模块进行行为级描述，并利用 Xilinx 公司提供的 IP 核进行接口匹配设计，以满足 DDR3 的时序要求。

4。搭建了以 Spartan-6 系列芯片为核心的 FPGA 平台，设计了在 FPGA 平台 DDR 控制器的实现过程。对控制器进行了单个数据和大吞吐量多数据的读写功能验证。

1。4 论文结构

本文首先叙述了计算机系统中，内存控制器的重要性，然后介绍了市场上内存的发展历史以及内存控制器的现状。在接下来的章节中将进行 FPGA 的相关概况的介绍，同时进一步介绍 DDR3 SDRAM 的相关新特性，然后研究设计了 DDR3 的操作指令，并对 DDR 内存控制器进行了设计并进行程序下载验证，最后对全文做了总结分析。文章结构具体如下：

第一章，引言。介绍本设计基于 FPGA 的 DDR 控制器的研究背景和内存控制器的研究现状，提出了基于 FPGA 的 DDR 控制器的实现方案。同时，介绍了

本课题研究的主要内容和论文结构。

第二章，介绍了 FPGA 的基本概况，叙述了 FPGA 开发的基本流程和 FPGA 的开发语言 VHDL 的基本语法规范。另外，介绍了 DDR3 SDRAM 的一些关键性技术和工作过程。

第三章，详细叙述了 DDR3 SDRAM 控制器的整体设计方案，分模块介绍了各部分的设计要求与功能，提出了关于 DDR3 的 3 类操作指令并分析了 IP 核 MIG 的生成及使用情况。

第四章，搭建了 FPGA 平台，根据读写要求将设计好的程序下载至 FPGA

平台中，并详细分析了设计程序的状态跳转和实验结果中各信号的功能与含义。最后一部分为结论，总结了全文工作，并阐述了实验结果。

2。 FPGA 设计基础与 DDR3 SDRAM 关键技术 VHDL+FPGA的DDR控制器设计(3):http://www.youerw.com/tongxin/lunwen_84880.html