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AT89C52有40个引脚，32个外部双向输入/输出（I/O）端口，同时内含2个外中断口，3个16位可编程定时计算器，2个全双工串行通信口，2个读写抠线，AT89C52可以按照常规方法进行编程，也可以在线编程。其将通用的微处理器和Flash存储器结合在一起，特别是可反复擦写的Flash存储器可有效地降低开发成本。
AT89C52有PDIP、PQFP/及PLCC等三种封装形式，以适应不同产品的需求。
主要功能特性：
兼容MCS51指令系统、32个双向I/O口、3个16位可编程定时/计数器中断、2个串行中断、2个外部中断源、2个读写中断口线、低功耗空闲和掉电模式。
概述：AT89C52为40脚双列直插封装的8位通用微处理器，采用工业标准的C51内核，在内部功能及管脚排布上与通用的8×c52相同，其主要用于会聚调整时的功能控制。功能包括对会聚主IC内部寄存器、数据RAM 及外部接口等功能部件的初始化，会聚调整控制，会聚测试图控制，红外遥控信号IR的接收解码及与主板CPU通信等。主要管脚有：XTAL1( 19脚) 和XTAL2 (18脚）为振荡器输入输出端口，外接12MHz晶振。RST/Vpd(9脚）为复位输入端口，外接电阻电容组成的复位电路。VCC (40脚)和VSS (20脚）为供电端口，分别接+5V电源的正负端。P0〜P3为可编程通用I/O脚，其功能用途由软件定义，在本设计屮，P0端口（32〜39脚）被定义为N1功能控制端口，分别与N1的相应功能管脚相连接，13教定义为IR输入端，10脚和11脚定义为I2C总线控制端口，分别连接N1的SDAS（18脚）和SCLS(19)端口，12脚、27脚及28脚定义为握手信号功能端口，连接主板CPU的相应功能端，用于当前制式的检测及会聚调整状态进入的控制功能。
P0口：P0口是一组8位漏极开路型双向I/O口，也即地址/数据总线复用口。作为输出口用时，每位能吸收电流的方式驱动8个TTL逻辑门电路，对端口P0写“1”时，可作为高阻抗输入端用。在访问外部数据存储器或程序存储器时，这组口线分时转换地址（低8位）和数据总线复用，在访问期间激活内部上拉电阻。在Flash编程时，P0口接受指令字节，而在程序校验时，输出指令字节，校验时，要求外接上拉电阻。
P1口：P1是一个带内部上拉电阻的8位双向I/O口，P1的输出缓冲级可驱动（吸收或输出电流）4个TTL逻辑门电路。对端口写“1”，通过内部的上拉电阻把端口拉到高电平，此时可作输入口。作输入口使用时，因为内部存在上拉电阻，某个引脚被外部信号拉低时会输出一个电流。与AT89C51不同之处是P1.0和P1.1还可分别作为记时/计数器2的外部计数输入（P1.0/T2)和输入(P1.1/T2EX)，Flash编程和程序校验期间， P1接收低8位地址。P1.0和P1.1的第二功能如下
表3.2 引脚功能图
引脚号 功能特性
P1.0 T2，时钟输出
P1.1 T2EX（定时/计数器2）
P2口：P2是一个带有内部上拉电阻的8位双向I/O 口，P2的输出缓冲级可驱动（吸收或输出电流）4个TTL逻辑门电路。对端口 P2写 “1”，通过内部的上拉电阻把端门拉到高电平，此时可作输入口，作输入口使用时，因为内部存在上拉电阻，某个引脚被外部信号拉低时会输出一个电流（IIL)。在访问外部程序存储器或16位地址的外部数据存储器时，P2口送出高8位地址数据。在访问8位地址的外部数据存储器（如执行MOVX @RI指令）时，P2 口输出P2锁存器的内容。Flash编程或校验时，P2亦接收高位地址和一些控制信号。
P3口：P3口是一组带有内部上拉电阻的8位双向I/O口。P3口输出缓冲级可驱动（吸收或输出电流）4个 TTL逻辑门电路。对P3门写入“1”时，它们被内部上拉电阻拉高并可作为输入端口。此时，被外部拉低的P3口将用上拉电阻输出电流（IIL)。
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