在基于锁相环的频率合成器中，压控振荡器和分频器是决定其工作频率的主要模块。为满足高频通信的需求，需要对这两个模块进行高速和低功耗的优化设计。一般情况下，采用两种方法来改善电路的性能：一是改进工艺，二是优化电路结构。64790

频率合成器中的分频器模块包括双模分频器、可编程计数器、小数分频器等。分频器的结构很多，主要可分为模拟分频器和数字分频器两种。前者能提供的分频比有限，而后者能提供多种复杂的分频比。在宽带多通道高速频率合成器的设计中，一般选择基于触发器实现的数字分频器。工作频率在GHz以上的高速触发器，主要有以下两种结构：

第一种是源级耦合型（Source Couple Logic, SCL）结构，由于电路摆幅较小，因而工作速度较快，且功耗和噪声都比较低。典型的SCL结构电路包括尾管电流源，由于晶体管无法做到小尺寸，导致输入电容很大，所以需要在SCL分频电路中加入缓冲电路。

第二种是真单相时钟（True Single Phase Clocked, TSPC）结构，典型的结构是9管D触发器。构成该电路结构的元件数目较少，因而电路的工作速度较快，且这种电路的功耗极低，故常在前置分频器中使用。由于TSPC触发器是动态的单端输入结构，因而抗噪性能要低于差分输入结构的SCL触发器，另外论文网，TSPC触发器的输入信号需要很大的摆幅，否则无法正常分频。

近几年，根据不同的应用，出现许多基于上述触发器的改进结构。在对数字分频器的设计中，触发器的选择通常是考虑的重点，需要对频率范围、功耗、信号幅度等因素进行折中。

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