图2。2  等精度测频原理图

2。3  误差分析

设在一次实际闸门时间t中计数器对被测信号的计数值为，对标准信号的计数值为，对标准信号的频率为，则被测信号的频率为：

                                （1）

由式（1）可知，若忽略标频的误差，则等精度测频可能产生的相对误差：                         （2）

其中为被测信号频率的准确值。在测量中，由于计数的起停时间都是由该信号的上升沿触发的，在闸门时间t内对的计数无误差（）;对的计数最多相差一个数的误差，即，其测量频率为：

                            （3）

将式（1）和（3）代入式（2），并整理得：

                           （4）

由上式可以看出，测量频率的相对误差与被测信号频率的大小无关，仅与闸门和标准信号频率有关，即实现了整个测试频段的等精度测量，闸门时间越长，标准频率越高，测频的相对误差就越小。标准频率可由稳定度好、精度高高频率晶体振荡器产生，在保证测量精度不变的前提下提高标准信号频率，可使闸门信号时间缩短，即提高测试精度[3]。

3  频率计的系统设计与功能仿真

3。1  系统设计

当系统正常工作时，由内部提供的100MHz的晶振频率输入信号，经过测频控制信号发生器（分频模块）进行信号的变换，产生计数信号（可产生预置闸门信号），被测信号（可产生实际闸门信号）通过信号整形电路产生同频率的矩形波，预置闸门信号和实际闸门信号分别控制对被测信号和标准信号计数，将计数结果送入锁存器中，保证系统可以稳定显示数据。最终，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在数码显示管上可以显示的十进制结果。在数码显示管上可以看到计数结果。设计主体总体框图如图3。1所示[4]。

图3。1设计框图

3。2  信号源模块

信号源是为了产生1MHz 的门控信号和待测的定频信号，而对输入系统时钟clk（100MHz）进行分频的模块，设计源代码PIN1MHZ。VHD 对输入系统时钟clk（100MHz）进行分频产生1MHz 信号。

PIN1MHZ的封装图如3。2所示，图中CLKIN为接入的100MHZ信号，图中CLKOUT为接到CNT的CLK的1MHZ的信号。来`自+优-尔^论:文,网www.youerw.com +QQ752018766-

图3。2 PIN1MHZ封装图

PIN1MHZ的工作时序仿真图如图3。2。1所示。

图3。2。1信号源模块仿真图

从PIN1MHZ的工作时序仿真图可以看出：由系统时钟提供的100MHz的输入信号，经过信号源模块，通过100分频产生1MHZ的时钟信号，达到了设计所需的预期效果。

3。3  分频器

此程序要求将1MHZ的输入频率分别进行分频(产生500KHZ的输出频freq500k)、分频(产生125 KHZ的输出频率freq125k)、分频(产生31250HZ的输出频freq31250)、分频(产生7812HZ的输出频率freq7812)、分频(产生1953HZ的输出频率freq1953)、分频(产生488HZ的输出频率freq488)、分频(产生1HZ的输出频率freq1)。 

CNT的封装图如图3。3，图中CLK为PIN1MHZ输入的1MHZ信号，freq1为输出给控制信号发生器的1HZ信号，7812HZ的输出频率freq7812被作为显示模块的时钟输入，freq 488、freq1953、freq31250、freq125K、freq500K作为待测信号。

VHDL+FPGA的等精度频率计设计+电路图+程序(5):http://www.youerw.com/zidonghua/lunwen_90045.html