Cadence高速低噪声比较器设计

摘要本文基于预放大和再生理论，设计了一种高速低噪声比较器电路，并进行了版图的绘制。该比较器由前置放大级、锁存再生级和输出整形级构成。前置放大器的增加能有效提高比较器的速度，同时在放大器中运用电容补偿技术，抑制了回踢噪声。动态锁存再生级有效降低了功耗。运用Cadence软件，采用SMIC 180nm工艺，仿真结果显示，在电源电压为1。8V的条件下，当时钟频率为2GHz时，比较器能正常工作，延时约为0。08ns，失调电压在-6mV到6mV之间，功耗为0。27792mW。86075

毕业论文关键词比较器前置放大器锁存再生电容补偿回踢噪声

毕业设计说明书外文摘要

Title Design of High Speed and Low Noise Comparator

Abstract In this paper, I propose a high-speed and low-noise comparator based on pre-amplification and regeneration theories。 Besides, the layout is designed。 The comparator is formed with a pre-amplifier stage, a dynamic latch stage and an output stage。 The speed is improved and the offset voltage is reduced both by the pre-amplifier, and the kickback noise is inhibited by the neutralization technique。 The dynamic latch stage reduces the power consumption to a great degree。

The simulation results are derived using Cadence environment。 The results in a SMIC 180nm CMOS process show that the comparator has power consumption of 0。27792mW and offset voltage from -6mV to 6mV for the supply voltage of 1。8V and the clock frequency of 2GHz。

Keywords comparator, pre-amplification, regeneration, neutralization technique, kickback noise

1 引言 1

1。1 研究背景 1

1。2 研究现状 1

1。3 本文架构 2

2 比较器的特性和分类 3

2。1 比较器的特性 3

2。2 比较器的分类 6

3 可再生比较器的改进 14

3。1 前置放大器的引入 14

3。2 回踢噪声的衰减 15

4 比较器方案的确定 17

4。1 前置放大级 17

4。2 锁存再生级 20

4。3 输出整形级 22

4。4 比较器整体结构图 23

5 比较器仿真 24

5。1 前置放大级仿真 24

5。2 锁存再生级仿真 25

5。3 比较器整体仿真 26

6 比较器版图 30

结论 32

致谢 33

参考文献 34

1 引言

1。1 研究背景

当今信息科技领域，数字信号凭借着其易处理、抗干扰的优势被广泛使用，各种性能优越的数字集成电路也是应运而生,成为市场的主流。相反的，模拟信号却因为其复杂性被许多科技人员所“抛弃”，模拟集成电路的发展因此相对较慢。很多时候，对于同一项功能的实现，数字集成电路相对于模拟集成电路要简单的多。但模拟集成电路却不可能被完全取代，因为从自然界中直接接收到的基本上是连续变化的模拟量，例如声音量，再经过传感器（例如声电传感器）变成电流、电压等模拟信号后，最后经过模数转换器(ADC: Analog-to-Digital Converter)才能转换为人们所需要的数字信号。其中，ADC中存在着许多模拟集成电路，可以说，没有模拟集成电路就没有ADC，更没有办法将模拟信号变成数字信号。 Cadence高速低噪声比较器设计:http://www.youerw.com/tongxin/lunwen_101980.html