（4）先进的信号情报功能，可以轻松的访问VHDL、Verilog或者两者混合设计中的底层信号。

2。3。2 ModelSim仿真的步骤

本课题可以采取两种方式进行ModelSim仿真。一种是通过一些设置，从Quartus II软件中直接打开ModelSim，得到仿真波形。另外一种是在Quartus II软件中写好Verilog代码，然后手动打开ModelSim，之后进行工程建立，代码添加，代码编译，仿真设置等一系列步骤。这两种方法都可以得到仿真波形。在本课题中，所采取的是第一种方法，通过一些设置，从Quartus II软件中直接打开ModelSim。下面我将具体讲解打开的步骤。

步骤一：首先打开Quartus II软件，新建工程，在工程中写好Verilog HDL 代码，进行编译直至编译成功。如图2-2所示。

图2-2 代码编译成功 

步骤二：进行代码编译之后，需要在Quartus II 中设置 ModelSim 路径，点击Quartus II 菜单中Tools ——>General——>EDA Tool Options，进行设置ModelSim的相关路径。由于安装的是Quartus II 13。0 版本，该版本中含有 ModelSim_Altera 10。1d版本，所以在此直接采用了ModelSim_Altera进行仿真。如图2-3所示对ModelSim的路径进行设置。

图2-3 ModelSim路径设置 

步骤三：设置好仿真软件对应的路径之后，现在需要做的是在Quartus II中设置课题要使用的仿真软件。Quartus II菜单中Assignments——>Settings——> EDA Tool Settings——>Simulation,进行相关设置。根据图2-4所示的进行设置。

图2-4 Quartus II仿真软件设置界面 

步骤四：在ModelSim中进行仿真，需要编写Textbench文件。当对相应的代码进行测试时，需要给代码中的相关输入变量提供激励信号，并对输入波形进行的严格定义，并且把这种对激励源进行定义的文件称为Textbench，即测试台文件。在 Quartus II中可以自动生成Textbench文件，不过自动生成的一般需要进行修改。点击Quartus II菜单中Processing——>Start——>Start Text Bench Template Writer，Quartus II将会生成一个Textbench文件，在该文件的基础上进行相关测试文件的改写。

图2-5 Textbench生成 

步骤五：修改好相应的测试文件之后，需要把测试文件添加到相应的地方。点击步骤三的Simulation界面，在Nativelink settings选项中选定Compile text bench ，然后添加修改好的Textbench文件。注意：Textbench是。vt文件。如图2-6所示。来自~优尔、论文|网www.youerw.com +QQ752018766-

图2-6 Textbench添加 

步骤六：下面点击Quartus II界面上的Tools——>Run Simulation Tool

——>RTL Simulation，从而通过Quartus II打开了ModelSim，如图2-7所示，然后得到了仿真的波形。

图2-7 ModelSim打开界面 

通过上述六个步骤，在Quartus II 和 ModelSim之间建立了联系，通过这样，能够直接从Quartus II中打开ModelSim。在代码和测试代码都正确的前提下，可以直接得到仿真波形。这样做比较简单，方便。

第三章 Verilog HDL

3。1 Verilog 简介

硬件描述语言(HDL)是描述数字电路和数字逻辑系统语言设计的一种形式化方法。它允许数字逻辑电路设计者利用这种语言来描述自己的设计思想，然后利用EDA工具进行仿真，再自动综合到门级电路，再用ASIC或FPGA实现其功能,目前，这种高层次设计(High-Level-Design)的方法已被广泛采用[3]。在数字电子系统设计中，通常采用Verilog HDL这一种硬件描述语言，设计者可以进行各种级别的逻辑设计通过运用该语言。在数字逻辑系统的仿真检验、时序分析、逻辑综合中，Verilog HDL常常被用到，它是最广泛的使用硬件描述语言之一。  Verilog的汉明码（15,11）编解码器的设计与仿真(5):http://www.youerw.com/tongxin/lunwen_106891.html