表3.1 信息D进行卷积编码时的状态                                                               
信息输入             1     0     0     1     1     0     0     0   
位移寄存器输入    0 0   1 0   0 1   0 0   1 0   1 1   0 1   0 0  
编码输出         1 1   1 0   1 1   1 1   0 1   0 1   1 1   0 0

3.3卷积码的代数结构
3.3.1卷积码的构成
    卷积码的生成序列、约束度和约束长度
对于 码：
    信息序列 ，其中 表示第 个时刻的第 个信息元。
设   表明，任一时刻 时，输出端1的码元 是由此时刻 输入的信息元 与前两个时刻输入的信息元 以及前三个时刻 输入的信息元模2加后的和。 表明， 是由 、 、 和 的模2和。所以，只要给定 后，就可以生成编码器输出的码元。称 和 为 卷积码的生成序列。第 个时刻的编码器输出为 Matlab维特比译码算法在不同信道中的性能仿真研究(6):http://www.youerw.com/tongxin/lunwen_14625.html