（3）低电压、低功耗：很多MCU内部的工作电压仅仅是1。8-3。6V,工作电流仅仅是几百uA。

（4）性能极高：RISC流水线技术和DSP技术已经适用于大部分单片机，单片机的寻址能力也已突破64KB的限制，有的已可达到1MB和16MB，片内的ROM容量可达62MB，RAM容量则可达2MB。

      PIC18F47J53是Microchip推出的8位单片机(MCU)，具有高密度的特点。PIC18F47J53单片机具有44个管脚，其中PORTA到PORTE都能实现基本IO的功能，其他的功能还包括中断、复用等。从整体看，它A/D、D/A转换模块、USART通信模块、SSP(用于同步串行通信）模块等，功能强大。选用PIC单片机主要是因为它有USB引擎，这使它与计算机之间的通信更加便捷。

4。2。2 系统框图

    脉冲发生器的硬件设计主要用到两个芯片：LC4064V-75TN44C和PIC18F47J53。整个模块的结构如下：

                      图4。1 脉冲发生器的整体框图

    Lattice CPLD有两个时钟信号时钟信号输入，一个是由有源晶振产生的主时钟信号，用于计数，另一个是PIC单片机提供的时钟信号，用于CPLD和PIC的同步串行通信。整个系统实现的功能就是在计算机上输入一个脉宽或周期值，通过两级的数据传输能最终改变CPLD的脉冲输出。

 Lattice CPLD 和PIC之间选择同步串行通信而不是异步串行通信的原因：首先，串行通信的优点节约IO管脚资源。其次，异步通信的基本单位是字符，字符内各位同步，传输时字符间异步，通信双方不需要严格同步，也就是说双方的时钟可以不同；而同步通信要求通信双方有同样的时钟源以保证字符内和字符间都同步。Lattice CPLD的其中一个时钟由PIC单片机提供，符合同步通信的条件。PIC单片机与计算机由于时钟源不同，所以只能选择异步串行通信。论文网

4。3 芯片硬件设计

4。3。1 Lattice CPLD的硬件设计

图4。2  Lattice CPLD的管脚连接

    在Lattice CPLD芯片中，6、11、28、33管脚是电源管脚，5、12、27、34是接地管脚，39接主时钟，由有源晶振提供，17的时钟由PIC单片机提供。U2D部分与JTAG接口相接，主要用于芯片的内部调试。几乎所有的CPLD和可编程器件都支持通过JTAG命令来配置，通常有四个必需的信号TMS、TCK、TDI、TDO。

图4。3   JTAG接口示意图

     TMS:测试模式选择选择输入引脚，作用是控制JTAG状态机；

     TCK:测试输入时钟引脚，作用是时钟输入；

     TDI:JTAG测试/编程数据输入引脚，作用是数据装载；

     TDO:JTAG测试/编程数据输出引脚，作用是移位数据的输出。

     IEEE 1149。1标准规定TMS和TDI引脚有内部上拉电阻。在上电时，TCK上不经意的翻转可能引起 IEEE1149。1状态机和指令寄存器进入一个不期望的状态。为增强抗噪声干扰的性能，建议在TCK引脚上加一个4。7kΩ。

4。3。2 PIC单片机的硬件设计

图4。4  PIC单片机管脚图

      PIC单片机的PORTA(RA0-RA5)除了普通数字I/O的功能外，在有A/D转换模块或模拟比较器模块时还可以用于模拟量输入；PORTB（RB0-RB7)、PORTC（RC0-RC7)、PORTD(RD0-RD7)、PORTE(RE0-RE2)在这里都用作双向的I/O口，其输入输出方向的控制由及寄存器TRISB、TRISC、TRISD、TRISE负责；接地前的电容有去耦合和滤波的作用。

    （1）在PIC18F47J53芯片中PIC1-PIC8管脚与芯片 LC4064V相连，其中一个管脚用于传输串行通信的数据位，其他的管脚用作串行通信的时钟和控制位，控制位主要有数据输出使能端、数据分割以及脉冲输出使能端等。relay1-relay8管脚与继电器相连，控制继电器的开关。 FPGA的OTDR实时数据采集与处理+电路图+程序(8):http://www.youerw.com/tongxin/lunwen_95657.html