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2005年,Verilog得到进一步的完善和更新,即1364-2005标准。该版本对上一版本做出了细微的修正,同时还增添了一个相对独立的部分,即Verilog-ASM。这个扩展使得Verilog可以对集成的模拟和混合信号系统进行建模。
2009年,IEEE 1364-2005和IEEE 1800-2005两个部分合并为IEEE 1800-2009,成为了一个新的统一的SystemVerilog硬件描述验证语言(hardware description and verification language,简称 HDVL)。
2 系统总体设计
2.1系统设计的流程
在对所要开发的系统的理解上和系统进行最初的模块化的基础上,本设计利用Quartus II进行系统开发,进行大体的功能设计。采用以下的流程操作:首先,用Verilog HDL硬件编程语言进行程序的编写,再进行编译,编译成功则进行下一步,否则,要不断地继续完善。然后,进行仿真验证,如果结果满意,则进行对使用芯片的时序分析和设置芯片管脚位置,并将程序下载到硬件电路中。在具体实验箱上验证程序的功能。如果在仿真验证后,结果并不满意,则需要将程序进行进
一步的修改和完善
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