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综合：主要是使用其自身的综合工具XST，进行相关的验证操作；
仿真：通过使用ISE14.7的内部仿真工具HDL Bencher，进行时序仿真；
实现：通过进行管脚分配，来实现与FPFA硬件的连接；
下载：将程序下载到FPGA中去，进行硬件电路调试；
本次毕业设计使用的是ISE软件，由于软件性能很好，使用Verilog HDL语言进行编程工作十分的方便简捷，故此介绍Verilog HDL语言的使用。
作为一种十分流行的硬件描述语言，Verilog HDL的使用越来越广泛，相关的设计人员可以用它进行数字电路的设计。使用的方便性可以更好的进行逻辑电路功能实现，更好的描述硬件结构以及对行为级进行描述。
Verilog HDL的语法和C语言类似，基本语法也是与C语言相仿，包括标识符、注释、格式、数字值集合、两种数据类型、运算符、表达式和一些基本的语句。
标识符（Identifier），在Verilog HDL语言中，标识符的使用规范和C语言是大体相同的，一般使用标识符，是用来进行定义。
Verilog HDL中有两种注释方式，一种是“/*”开始到“*/”结束，在两个符号之间的都是注释语句，可以扩展到多行；另一种是以“//”开始，表示到本行结束都属于注释语句。一般情况书写格式自由，只需区分大小写，不过为了阅读方便，一般情况下都是一个语句一行。
Verilog HDL语言规范中包括了4中基本值类型，即0：逻辑0或假；1：逻辑1或真；X：未知值；Z：高阻。
Verilog HDL语言规范了三种常量：整型、实型和字符串型。
Verilog HDL语言规范了线网类型（net type）和寄存器类型（reg type）这两种数据类型。与C语言不同的是Verilog HDL语言的运算符和表达式扩展了连续赋值语句（assign）用于描述数据流和阻塞赋值语句与非阻塞赋值语句以及过程赋值语句initial和always。总的来说，对于有C语言编程经验的设计者来说，Verilog HDL语言非常容易掌握和理解，也能够更快的加以掌握并且应用到实际的工程当中去。
随着FPGA芯片的不断普遍，可编程器件的蓬勃发展也使得相关硬件描述语言进行了越来越简捷和实用。Verilog HDL语言的流行不是没有原因的。国际范围内，大型公司的设计很多都是基于Verilog HDL语言进行编程的，并且可以更广的来选择制造厂商，这样越来越促进相关产业技术的进步。
通过自顶向下的设计方法，可以实现设计的结构化，可以使一个复杂的系统设计分成几个大的基本功能模块，每个功能模块再分成更小的基本单元，如此实现层次化设计和管理。模块（module）是Verilog HDL语言的基本描述单位，使用模块可以用于描述某个设计的功能或结构以及与其他模块通信的外部接口。一个复杂的电路，就是通过模块与模块之间的相互连接和调用来实现其功能的。
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