PLD（Programmable Logic Device)的逻辑功能表述可以分为VHDL硬件描述语言描述和原理图描述[2]。硬件描述是PLD的逻辑功能的一种语言描述方法，这种描述可以简洁而又准确地让用户了解电路的逻辑功能，在如今PLD的设计过程中应用的十分普遍，而且日益完善，不断普及开来。常用的硬件描述语言有ABEL（Advanced Boolean Equation Language）语言和VHDL语言等。像并发编程语言一样，VHDL的语法和语义包括明确的符号表达的并发性[3]。然而和大多数软件语言相比，VHDL还有一个明确的概念，就是语言表达电路块已经被正确分类的层次结构之间的连接网表语言用于电子计算机辅助设计。另一种原理图描述是指用抽象的元素，图形符号省略不相关的细节来传达信息。现在随着电子电路的复杂性爆炸般地增长，简洁明了的原理图越来越实用。

2。2 计算机软件的编程及模拟

各种计算机语言描述的逻辑都需要用计算机软件进行编译，接着把描述逻辑化成布尔代数表达式并化简（即通称的最简与或式），接着编译软件依据各个器件的不同之处将转换后的最简与或式下载应用到具体的器件中，最后产生PLD器件的JED文件。通常在把设计的逻辑下载适配到具体器件之前，会先通过计算机软件进行模拟检查，检查设计的结果正确与否以及设计的结果是否与设计要求相一致[4]。

2。3 熔断丝文件的下载

　　编程器经常使用电脑的并行打印机将熔断丝（即JED）文件下载到PLD，依照JED文件的不同功能把它写入到设备内部，然后完成最后的下载。

3 频率合成的基本方法：

频率合成主要分为两个大类：间接、直接频率合成法。我们可以采取简单类似于通过计数器的数字电路，移位寄存器外加一些触发器来完成比较简单的合成，这样便于实现而且简单方便。但是上述电路仅对那些要求不高的场合适用，因为这些电路仅可以提供的频率种类受到很大的限制，再加上最后输出的只能是特定波形的波，几乎不能实现功能的提高延伸，通用性比较差。基于上面所述的这些，所以一般在比较大型的系统中几乎不使用所述办法，而用两种方法取代：

3。1 间接合成法

PLL（Phase Lock Loop即间接频率合成器）是可以得到输出信号，其相位以及输入信号的相位控制系统[5]。虽然PLL有多种不同的类型，但是最初是由一个由可变频率振荡器和一个相位检测器组成的电子电路。振荡器产生的周期信号，相位检测比较输入周期信号的相位和该信号的相位，并调整振荡器以保持匹配的相位，使输出信号相反地朝向输入信号被称为反馈回路。因为输出反馈朝向输入，形成了一个环。PLL基本组成如图3。1所示：

图3。1 锁相环基本方框图

保持在锁定步骤的输入和输出相也暗示保持输入和输出频率相同的。因此，一个PLL不仅可以同步信号还可以跟踪输入频率，或者它可以产生一个频率是输入频率的倍数的频率。这些属性用于计算机的时钟同步，解调和频率合成。

PLL可以被用于解调的信号时，从一个嘈杂的通信信道恢复信号，在输入频率（频率合成）或者输入频率倍数处生成一个稳定的频率。由于单个集成电路可得到完整的锁相回路，因而PLL被广泛用于现代电子装置，输出频率可以从很小的赫兹到很大的千兆赫。

PLL机制可以由模拟或数字电路实现，并且具有相同的基本结构，包含四个基本要素：相位侦测器，低通滤波器，变频振荡器和反馈路径（可能包含一个分频器）。

3。2 直接合成法

    典型的DDS原理图如图3。2所示：