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关于比较器的研究，综合国内外发展来看，高速、高精度以及低功耗成为去其主流发展趋势[17]。随着集成电路工艺水平的提高，传统比较器的不足正在得到弥补，性能也在不断提高。23234
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文献[1]在65nmCMOS工艺上提出一种新型正反馈再生锁存比较器，1.2V工作电压，7GHz的工作频率，功耗1.3mW；文献[2]采用低功耗65nm CMOS工艺，在1.2V电压、5GHz时，功耗 为2.88mW，在0.65V电压、0.6GHz时，功耗为128μW；文献[3]提出了自校准结构的低偏压、低噪声的动态锁存比较器，并已采用90nm 10M1P技术实现，在250MHz下，偏压1.69mV；在1V工作电压下，功耗为40 μW/GHz；文献[4]通过提高输出电压差来增大电荷注入，采用120nm CMOS工艺， 1.5V电压，比较器的工作频率2GHz，功耗360μW；文献[5]给出一种高速、低静态功耗设计，并采用120nm CMOS工艺，在1.5V电压下，工作频率为4GHz时，功耗812μW；文献[6]给出了一种采用0.6μm工艺的低偏置、低功率动态比较器，其静态功耗为0，100Hz下的动态功耗为540nA，仿真结果显示：偏压可从20mV降到25μV；文献[7]提出一种新型时域补偿技术的低功耗、高精度动态比较器，并已采用0.5μm工艺实现，它可将偏置电压从5.415mV降低到50.57μV，在5V、200Hz工作条件下，比较器连同外部OC电路，功耗仅为4.65mW；文献[8]在文献[3]的基础之上提出一种低偏压、低噪声的高速动态时钟比较器，在1sigma情况下，偏压从11.6mV降低到533uV。该比较器已采用90nm 1P8M的CMOS工艺制造，测量结果显示：在1.5GHz、1.2V工作条件下，功耗仅为320mW；文献[9]详细分析了比较器的延时，并给出了一种采用0.18μm工艺实现的低压下高速、低功耗双尾动态比较器，在1.2V和0.6V下，时钟频率达到2.5GHz与1.1GHz，功耗为1.4 mW与153µW；文献[10]采用1.8V电源电压和SMIC 0.18μm CMOS 工艺，设计了一种可用于高速 ADC 的高速电压 比较器，在1GHz的频率下，精度为0.3mV，功耗为53.6μw；文献[11]提出一种带前置放大和缓冲的动态锁存比较器，通过软件仿真，该比较器能够降低30%的功耗。文献[12]给出了两个低功耗SI拓扑结构电流比较器，在TSMC的0.18µm的工艺上实现，在1.8V下，精度达到0.2μA，采样频率达到1GHz，位数为8.6位。 论文网
综合比较器的发展情况来看，高速、低功耗、高精度设计是比较器发展的一种主要趋势，此类比较器已被研究多年，工业上已经有成熟商业产品，然而其性能改进的仍然被不断探索着。结合以上的文献，本课题研究的目的就是设计一种用于差动电路的低功耗、高精度比较器电路，并采取一定的措施，有效抑制回馈噪声。