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TDO——测试数据输出，数据通过TDO从JTAG口输出；
TMS——测试模式选择，TMS用来设置JTAG口处于某种特定的测试模式。
可选引脚TRST——测试复位，输入引脚，低电平有效。
含有JTAG口的芯片种类较多，如CPU、DSP、CPLD等。
JTAG内部有一个状态机，称为TAP控制器。TAP控制器的状态机通过TCK和TMS进行状态的改变，实现数据和指令的输入。
本设计制作的JTAG是10PIN的，其原理图如图4所示
图4 JTAG原理图
CME-M5 系列器件包含两个JTAG 器件，一个用于调试和配置farbic，另一个用于MCU 的OCDS。这两个JTAG 器件基于IEEE 标准在逐级连接为一个JTAG 链. JTAG 模式下，JTAG 主机可通过CME-M5 系列器件的JTAG 接口对FPGA 和MSS 进行配置和调试。 JTAG 接口的优先级高于其他配置模式，可在任何模式下下载配置和调试。 由于FPGA芯片自带JTAG模式，所以10PIN JTAG接口并不是简单的连接就能实现功能，必须在其基础上添加上拉和下拉电阻，才能使其正常工作，其正常工作电路应该为：
图5 JTAG接上拉和下拉电阻
其中一脚为下拉电阻，5、6、7、9为上拉电阻，电阻阻值为10K。
根据概述中介绍的FPGA特性，其与芯片连接电路图为
图6 JTAG接上拉和下拉电阻
3.2 锁相环电路设计
锁相环是指一种电路或者模块，它用于在通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息。或者说，对于接收到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。由于锁定情形下（即完成捕捉后），该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差，所以很形象地称其为锁相器。
锁相环由鉴相器、环路滤波器和压控振荡器组成。鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud。Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。Uc作用于压控振荡器的结果是把它的输出振荡频率fo拉向环路输入信号频率fi ，当二者相等时，环路被锁定 ，称为入锁。文持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。
CME-M5系列器件包含2个PLLs（PLL0和PLL1），具有高级时钟管理功能。PLL的主要功能在于同步内外时钟与输入参考时钟的之间相位和频率关系。其原理图为
图7 PLL框图
专用引脚CLK0~CLK3，XIN和OSC（内部配置振荡器）和FPGA逻辑可以作为PLL0的参考时钟输入。如果PLL处于外部反馈状态，外部反馈fbclkin必须来自专用引脚CLK0~CLK3或内部其输出clkout0。 专用引脚CLK4~CLK7和FPGA逻辑可以作为PLL1的参考时钟输入。如果PLL处于外部反馈状态，外部反馈fbclkin必须来自专用引脚CLK4~CLK7或其输出clkout0。
其基本参数为：
输入频率： 5~472.5MHz
• PFD 输入频率： 5 ~ 325MHz
• 输出频率： 10 ~ 450MHz
• VCO 操作范围： 600 ~ 1200MHz
• 电源： DVDD：1.0 ~ 1.2V，VDDA：1.0 ~ 1.2V
• 输出时钟占空比： 45-55%
• 工作电流： < 2mA
• 静态电流： < 20uA（VDDA)，< 10uA(DVDD)
• 结温： -40 to 125 °C
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