毕业设计（论文）题目：基于Verilog的巴克码群同步电路设计与仿真一、毕业设计（论文）内容及要求（包括原始数据、技术要求、达到的指标和应做的实验等）

群同步又称帧同步，其作用是在时分复用系统中使接收端能在所接收到的数字信号序列中找出一帧的开头和结尾，从而能正确的分路。巴克码是一种取值+1，-1的非周期、长度为n的序列，由于其具有尖锐的相关函数，非常适合作为群同步的标志。86508

本课题要求采用自顶向下的设计方法，在Quartus II开发环境下，使用Verilog硬件描述语言设计采用11位巴克码作为群同步标志的群同步电路，实现其发生器和译码器，并结果使用ModelSim进行仿真，并验证其正确性。论文网

技术要求：

1。开发框架使用仿真调试软件Quartus II

2。硬件描述语言Verilog

3。使用ModelSim进行仿真

二、完成后应交的作业（包括各种说明书、图纸等）

1。毕业设计论文；

2。外文资料翻译（不少于5000英文单词）；

3。源程序文件。

三、完成日期及进度

3月21日至6月19日，共13周。

进度安排：

1。3。21～4。04（两周）项目调研，阅读资料，熟悉开发环境;

2。4。05～4。11（一周）熟悉Verilog语言和巴克码的编解码原理；

3。4。12～4。25（两周）熟悉Quartus II开发环境及开发方法；

4。4。26～5。16（三周）基于Verilog的巴克码群同步电路设计与仿真；

5。5。17～5。30（两周）调试并优化；

6。5。31～6。19（三周）撰写论文，毕业设计答辩。

四、主要参考资料（包括书刊名称、出版年月等）:

[1]叶懋,景新幸,杨海燕。 基于Verilog语言的帧同步的实现[J]。 系统仿真技术,2007,01:41-44

[2]侯民胜。 巴克码信号处理的计算机仿真[J]。 现代电子技术,2008,23:75-77。

[3]张伟,李霞明。 帧同步电路的Verilog HDL设计[J]。 微计算机信息,2008,36:246-247。

[4]张伟。 用Verilog HDL设计可辨别相位模糊的巴克码识别器[J]。 现代电子技术,2004,07:45-46

[5]王长宏 ,陈朝阳 ,邹雪城 ,应建华。 Verilog HDL设计实例及其仿真与综合[J]。 电子工程师,2001,12:19-22。

[6]郑绮,韩威。 使用Verilog语言建立器件模型[J]。 计算机与数字工程,2001,04:8-13+22。

[7]邓云祥,孟劲松,苏燕辰。 Verilog HDL数字电路的设计[J]。 中国测试技术,2005,03:103-104+123。

[8]张安堂,任璟。 采用两组巴克码识别器的帧同步方法[J]。 探测与控制学报,2010,05:89-91+95

[9]Said E。  El-Khamy。 On generation and measurement of combined Barker codes[J]。 International Journal of lectronics,1981,506:。

[10]Bo Ling,Zheying Li,Shaozhen Zhang。 Design and Verification for Data Acquisition Interface ADC_USB IP Core[J]。 rocedia Engineering,2012,29: