菜单
　　
    摘 要：本文介绍了一种基于FPGA芯片运用VHDL语言编程的数字频率计。该数字频率计采用等精度法测频，具有测量精度保持恒定，不随所测信号的变化而变化的特点，其测频范围为0-100MHz，误差小于百分之一，拥有选择量程，超量程报警等附属功能。本设计在QuartusⅡ集成开发环境上对程序进行编译、仿真，并下载到FPGA芯片上，通过严格的测试后，能够较准确地测量方波、正弦波、三角波、锯齿波等各种常用的信号频率。4635
    关键词：FPGA；VHDL；QuartusⅡ；数字频率计

    Design of Digital Frequency Meter Based on FPGA
    Abstract: This paper introduces a digital frequency meter based on the FPGA chip with VHDL language programming. The digital frequency meter adopts the method of equal precision measuring frequency, which has the constant precision, and does not change with the changed signal being measured. The range of frequency measurement is from 0 to 100 MHZ, and the error domain is less than one percent the auxiliaries of the design are setting the range, super range alarming, etc. This design works in integrated development environment of QuartusⅡ to compile, simulate the program, and download it to the FPGA chip. Through rigorous testing also can accurately measure all kinds of commonly used signal frequency like square wave, sine wave, triangle wave, sawtooth wave, etc.
    Key Words: FPGA; VHDL; QuartusⅡ; Digital Frequency Meter
    目    录

    摘要    1
    引言    1
    1.数字频率计的研究意义及现状    2
    1.1数字频率计的研究意义    2
    1.2数字频率计的研究现状    3
    2.方案论证    4
    3.硬件电路设计    6
    3.1放大电路    6
    3.2整形电路    6
    4.系统软件设计    7
    4.1信号源模块    7
    4.2分频器模块    7
    4.3控制信号模块    8
    4.4计数模块    9
    4.5锁存模块    10
    4.6显示模块    11
    4.7顶层设计    12
    5.结束语    13
    参考文献    14
    附录    15
    致谢    26
    基于FPGA的数字频率计设计
    引言
    FPGA（Field－Programmable Gate Array），即现场可编程门阵列是20世纪80年代中期出现的高密度可编程的逻辑器件，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。一个FPGA包含丰富的具有快速系统速度的逻辑门、寄存器和I/O组成。FPGA/CPLD芯片都是特殊的ASIC芯片，除了具有ASIC的特点外还有以下几个优点，即随着超大规模集成电路VLSI的不断提高，单一芯片内部将可以容纳上百万个甚至更多的晶体管；FPGA芯片出厂前100%都做过测试，不需要设计人员承担风险和费用。另外FPGA软件包中有各种各样的输入工具、仿真工具、版图设计及编程器等全线产品，使电路设计人员在较短的时间内就可以完成电路的输入、编译、优化、仿真，直至最后芯片的制作。
    VHDL是由美国国防部开发的一种快速设计电路的工具，目前已经是IEEE的一种工业化标准的硬件描述语言。与传统电路系统设计的方法相比，VHDL采用的是多层次描述系统的硬件功能，可支持自顶向下和基于库的设计，因此设计人员可以不用了解具体的硬件结构，直接从系统设计着手，首先可在顶层中对系统方框图进行划分并对系统结构进行设计，其次用VHDL在方框图中对电路的行为进行描述，并且进行仿真与纠错，最后的验证在系统上进行，具体的门级逻辑电路的网表用逻辑综合优化工具生成，并下载到CPLD器件中，从而实现可以编程的ASIC（专用集成电路）设计。
  1. 上一篇：基于OPNET的局域网研究与仿真
  2. 下一篇：STC89C52单片机遥控电子密码锁的设计+电路图+源程序

  1. 基于多指标决策的通信网...

  2. VHDL巴克码群同步电路设计

  3. FPGA实现以太网MAC控制器数据发送模块

  4. VHDL+EDA波形发生器设计

  5. 基于过期CSI的多天线中继选择系统设计与仿真

  6. SPCE061A基于DDS的正弦信号发生器设计+PCB电路图

  7. STM32基于WIFI通信的数字温湿度监测系统设计

  8. 巴金《激流三部曲》高觉新的悲剧命运

  9. 上市公司股权结构对经营绩效的影响研究

  10. C++最短路径算法研究和程序设计

  11. NFC协议物理层的软件实现+文献综述

  12. 现代简约美式风格在室内家装中的运用

  13. 浅析中国古代宗法制度

  14. 中国传统元素在游戏角色...

  15. g-C3N4光催化剂的制备和光催化性能研究

  16. 高警觉工作人群的元情绪...

  17. 江苏省某高中学生体质现状的调查研究

　　

About

优尔论文网手机版...

主页：http://www.youerw.com

关闭返回