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2.2 Verilog HDL硬件语言介绍
硬件描述语言（HDL:Hardware Description Language）是EDA程序设计的不可或缺的部分。最为常用的HDL语言主要是：VHDL、Verilog HDL、SystemVerilog以及System C。其中VHDL和Verilog HDL应用最为广泛。
Verilog HDL是以文本的方式来描述数字系统硬件的构成和行为的语言，用它可以表述逻辑电路图、逻辑表达式，并且可以表述数字逻辑系统所能实现的逻辑功能。
Verilog HDL最开始仅是作为仿真器的内部语言，用于数字逻辑的建模、仿真和验证，并不是一种被广泛认可的硬件语言。随着EDA技术的持续发展与研究，Verilog HDL才渐渐变成基层电路建模和设计中应用最广泛的硬件描述语言之一。
Verilog HDL与C语言编程格式本质相似。Verilog从表达形式上来看，其代码显得简洁清晰，使用也非常灵活多变。 Verilog拥有极其强大的电路描述和建模能力，设计效率高，可靠性强的特点。除此之外，Verilog支持不同模式的设计方法，包括自顶向下、自底向上以及混合的方法，更符合现代电子产品生命周期短，需要不断更新设计，以此来融入新技术、新功能的潮流与趋势的标准。
Verilog HDL的特点是：
（1） 根据设计者的目的，可以分为面向仿真和面向综合两大类，而可综合的Verilog程序可以分别面向两个不一样的范围—FPGA和ASIC；
（2） 可以描述多层次系统，对开关级、门级、寄存器传输级至行为级都可以做到灵活的描述；
（3） 电路描述语言格式变化多样。
2.3 ISE软件介绍
ISE软件的全称为Integrated Software Environment，中文名称为“集成软件环境”。ISE将先进的EDA技术与具备灵活性、易使用性的图形界面紧密结合在一起，从而达到最佳的硬件设计。ISE连接了先进的EDA技术和具有灵活性、便捷性的图形界面，进而达成了极佳的硬件设计程序。
接下来简单的介绍基于ISE的FPGA开发流程以及开发过程的各个阶段中所要用到的工具软件。
基于ISE的开发设计流程一般可分为如下五个步骤：输入（Design Entry）、综合（Synthesis）、实现(Implementation)、验证（Verification）、下载（Download）。
(1)图像、文本输入
图形、文本输入包括：原理图、状态机、波形图、硬件描述语言（HDL）。ISE所集成的设计工具主要包含：HDL编辑器（HDL Editor）、IP核生成器（CoreGenerator）、状态机编辑器（StateCAD）、原理图编辑器（ECS）和测试激励生成器（HDL Bencher）等。
硬件描述语言（HDL）和原理图设计输入是相对较多被使用的设计输入方法。原理图输入就是使用元件库中的图形符号和连接线在软件图形编辑器中画出相应的原理图。ISE中涵盖了各种不同的包含电路元件的元件库，其中涵盖了各种门电路、计数器、触发器、锁存器以及各种极具功能性的宏模块。这种方法的优点是直观、便于识别。然而，在非小型设计中，这种方法的可文护性较差，不便于被利用在模块建设与重用，这是原理图设计输入的一个很大的弊端。除此之外，原理图要随着设计者所选用的芯片升级与进化而做出较大的调整，所以在这种方法在大多数实际操作中不被设计者们所采用。
目前，在ISE中以硬件描述语言(HDL)设计输入法为主。这种方法有利于自顶向下设计，以及模块的划分与复用，通用性强，可移植性好，程序设计不因芯片的变化而变化，并且有利于向专用集成电路的移植。
(2)综合
“综合”是将行为和功能层次表示的电子系统转变为低层次的模块组合。在ISE 13.1之中，综合工具主要包括Xilinx ISE 中的XST、Synopsys公司的FPGA Compiler II/ Express、Synplicity公司的Synplify/Synplify Pro等。综合工具可以将HDL语言、原理图等设计输入翻译成基本逻辑单元所组成的网表，并根据要求优化所形成的逻辑连接，供布局布线器进行实现。
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