各种频率合成技术发展均迅速，但是截止目前，如前所述 DAS 、PLL 、DDS 均是各有优缺点。近年来，应用中往往将两种频率合成器组合在一起，主要有DDS激励PLL、DDS内插PLL、DDS+倍频、DDS+混频几种合成方式[12]。这样可以很好的利用两种合成器的优点，既保证了高频率的输出，又能使频率分辨率做的很高，拓宽了输出频带，并具有低相噪等优点。图1.2是DDS+倍频频率合成原理图，图1.3是DDS内插PLL频率合成原理图，图1.4是DDS激励PLL频率合成原理图。

图1.2 DDS+倍频频率合成原理图

图1.3 DDS内插PLL频率合成原理图 

图1.4 DDS激励PLL频率合成原理图

1.3  频率合成技术的发展近况

1.3.1  PLL鉴相器的电流型电荷泵技术[13]

传统锁相环使用的鉴相器芯片采用的是电压型电荷泵，如AD公司的ADF4106，电荷泵驱动输出误差电压。而新型鉴相器芯片采用了电流型电荷泵，如Motorola公司的MC145190，电荷泵驱动输出误差电流。新型的电流型电荷泵技术可以提高鉴相器芯片输出的误差量的功率，这样鉴相器就可以直接驱动压控振荡器，不需要再接有源器件对输出的误差信号进行放大。因此可用无源的环路滤波器取代传统设计方案中的有源滤波器，这样可以有效改善环路滤波器中的电源对锁相环相位噪声的影响，同时又不会改变环路滤波器的传输特性。论文网

1.3.2  PLL小数分频技术[14]

传统PLL合成器中，VCO反馈频率所接的分频器的分频比为整数N, 这样输出频率的分辨率与鉴相频率 相等。为了提高频率分辨率，鉴相频率需选择一个较小的值。但为了同时保证高频率输出，N必须取一个很大的值。而锁相环的相位噪声与N关系很大。N越大，相噪越差。新型的小数分频技术可以很好的弥补这一缺陷。例如AD公司推出的小数锁相环芯片ADF4153，它的分频系数N分为整数部分和小数部分。其中，N的小数部分可以控制输出分辨率。鉴相频率 可以取一个较大的值也不影响分辨率。这样N取一个较小的值也可以输出很高的频率。N值的减小可以显著改善PLL的相噪水平。所以，PLL小数分频技术可以解决锁相环的相噪和分辨率之间的矛盾。

1.3.3  Σ△调制技术[15]

PLL小数分频技术应用到频率合成中时，会出现输出频率的相位周期性跳变的问题，这无疑会产生很多的谐波干扰。为了解决这一问题，以前采用的方法是设计一款配套的相位补偿电路，但这种电路结构复杂，不具有通用性。目前，有关专家学者提出了Σ△调制频率合成技术来弥补这一缺陷。它摒弃了之前用累加器控制分频比的周期性变化来产生小数分频的方法，取而代之地提出用分频比的小数部分作为Σ△调制的输入，经过处理输出脉冲密度调制信号，用这一调制信号去控制分频比来实现小数分频。

Σ△调制频率合成技术拥有独特的噪声变形功能，它能够把鉴相器端的信号噪声调制到高频段，这样具有低通特性的环路滤波器会很容易将高频噪声滤除。因此运用Σ△调制频率合成技术设计而成的信号源具有频率间隔小、相噪水平低的优点。

1.3.4  基于FPGA的直接数字频率合成技术[16]

FPGA作为一种通用的可编程逻辑器件，以其丰富的片上资源和信号处理的实时性受到越来越多的工程师的喜爱。直接在FPGA上通过软件编程、硬件配置的方式制作DDS信号源已成为当下数字频率合成技术的一大趋势。FPGA的几大著名生产商，如Xillinx和Altera公司都已相继推出数字频率的IP核，用户使用简单快捷，只需外接一个低通滤波器即可输出所需的波形。通过改变波形存储ROM中的数据，可以输出不同波形的信号。