器，它是用 z1 的多项式来逼近要求的频率特性，没有可控制的极点。但FIR数字滤波 器具有严格的线性相位，而且非递归结构也保证了运算的稳定性。在实时性要求比较 高的应用场合，采用可编程芯片FPGA加以实现，相比于DSP芯片或专用芯片的实现方 法，具有高速、高精度、高灵活性的优点。

1.3   数字滤波器的实现

数字滤波器的实现，一般可以分为软件实现和硬件实现两种方法。软件实现通过 在常用的计算机上用软件实现即可。通过使用计算机已有的处理器（CPU）,存储器和 控制器等，通过编译软件编写滤波所需要的可执行文件在计算机上执行。但是这种处 理方法速度慢，很难对信号完成实时处理，所以很少使用。硬件实现是采用专门的数 字滤波电路，现在比较通用的有单片机实现，专用的DSP芯片，通用的FIR滤波器集成 电路和可编程逻辑器件实现。

当采用单片机实现时，由于单片机运行速度慢，不能达到信号实时处理要求。采 用专用DSP芯片时，由于DSP芯片的串行指令执行方式使其速度和效率大打折扣，因此， 当滤波器的系数增加或字长增长时，计算时间会大大增加，而且在一些高速的应用中， DSP的性能的提高却落后于需求的增加。采用市场上通用的FIR滤波器集成电路，但由 于它的通用性，很难满足设计者独特的要求。对于可编程逻辑器件（FPGA），由于可 编程逻辑器件的灵活性，而且由于FPGA平台可以通过软件编程对硬件结构和工作方式 进行调整，使得硬件电路可以和软件设计一样方便。

1.4 实验 FPGA 平台简介

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在 PAL、 GAL、CPLD 等可编程器件的基础上进一步发展的产物。经过几十年的发展，现代的 FPGA 平台集成了中央处理器（CPU）或数字信号处理器（DSP）内核，可在一片 FPGA 上进 行软硬件协同设计，为实现片上可编程系统（SOPC）提供强大的硬件支持。FPGA 平 台即继承了 ASIC 的大规模，高集成度，高可靠性的优点，又克服了普通 ASIC 设计周 期长，投资大，灵活性差的缺点，逐级成为复杂数字硬件电路设计的理想首选。

图 1.2 FPGA 工作平台

Quartus II 软件是 Altera 公司研发的开发工具，该软件综合编辑，编译和仿真 与器件编程于一体的集成设计环境。Quartus II 软件支持基于 VHDL 与 Verilog HDL 等硬件描述语言的设计和基于图形的设计，内部嵌有 VHDL 和 Verilong HDL 的逻辑综 合器，支持原理图和语言描述。功能仿真时利用如 ModelSim 等第三方仿真工具实现。 Quartus II 软件的总的设计流程与 FPGA 平台自顶向下的原则一致，包括原理图 的实现，功能的仿真，程序的调试，通过 USB 端口直接下载到 FPGA 平台等，使用起

来比较方便。

1. 5 本课题任务的要求和论文所做的主要功能工作

(1) 本课题设计一个基于 FPGA 平台的 32 阶低通 FIR 数字滤波器，设计载波频率 为 120KHZ，截止频率为 5KHZ，利用 MATLAB 软件计算滤波器系数值，以 Quartus II 软件为平台，以 VHDL 语言编写单元电路，同时设计分频器产生 FIR 滤波器电路的工 作时钟和 DDS 来产生适合 FIR 滤波器电路工作的波形。本课题的重点是 FIR 数字滤波 器系统方案设计、熟练运用 EDA 软件设计电路和 PCB 图。

(2) 本论文学习领会了基于 FPGA 平台的 FIR 滤波器设计，做了已下几方面的工 作：

I、 研究 FIR 数字滤波器设计原理和低通滤波器原理，设计实现滤波器的系统框 图。

II、研究理解各种数字滤波器的结构，优化系统框图，减少 FPGA 的运算量。 III、使用 MATLAB 软件计算出系数值，并归一化用于 FPGA 平台的运算，得出理