responder can achieve the design requirements, thus completing the responder should have the function.

Key Words: Responder Digital display Hardware description language FPGA

目 录

摘 要 I

Abstract II

图清单 VI

表清单 VI

第 1 章 绪论 1

1.1 选题背景 1

1.2 课题研究的内容 2

第 2 章 系统方案设计 3

2.1 FPGA 简介 3

2.2 Verilog HDL 概述 9

2.3 抢答器整体设计方案 11

第 3 章 抢答器模块设计与实现 13

3.1 抢答判别模块 13

3.2 数码管驱动模块 14

3.3 计时模块 16

3.4 分频器模块 16

3.5 计分模块 17

3.6 锁存模块 17

3.7 总体模块 18

第 4 章 抢答器程序、实现与仿真 20

4.1 抢答判别程序设计 20

4.2 数码管驱动模块程序设计 20

4.3 计时模块程序设计 21

4.4 分频模块程序设计 22

4.5 计分模块程序设计 23

4.6 锁存模块程序设计 24

4.7 总体仿真 25

第 5 章 结 论 27

附录 28

参考文献 40

致谢 41

图清单

图序号 图名称 页码

图 2-1 FPGA 设计流程图 8

图 2-2 抢答器结构简图 11

图 3-1 抢答判别输出 13

图 3-2 抢答判别模块 14

图 3-3 数码管驱动的逻辑框图 16

图 3-4 计时模块的逻辑框图 16

图 3-5 分频器模块逻辑框图 17

图 3-6 计分模块的逻辑框图 17

图 3-7 锁存模块的逻辑框图 18

图 3-8 系统整体原理图 19

图 4-1 抢答判别模块的仿真波形图