1。2 国内外发展现状

迄今为止，对频率进行控制的方法有多种，其中现今直接数字频率合成技术（DDS）已经越来越受到关注，并广泛应用于信号发生器的设计方面。这使得信号可以调制，同时一些用户自定义的一定带宽内的或很多可用于测试宽带、高分辨率的测试信号也可以由此技术并结合计算机的使用而产生。

现如今无论国内还是国外都对信号发生器的研制和制作已非常的熟练了，很多国际电子测量公司在信号发生器的研究在国际已经脱颖而出，但昂贵。如Tektronix公司的AFG3000系列，这项系列具有优良的性能，比如可以灵活运用，采样率较高，另外如果用户想要对波形进行创建或者是要对波形进行编辑，通过该芯片本身自带的ArbExpress，其过程可以相当的方便。近年来，我国在信号发生器方面有所建树。

本篇论文用Quartus II9。0软件仿真，在用这个软件时所需要用的语言是VHDL硬件描述语言，而且硬件方面主要用到的是FPGA芯片，此外除了这个还附加了许多的外围电路，比如说滤波、放大、模拟转换等，而且运用了直接数字频率合成技术从而使得对不同频率和幅度的调节很灵活了。最终使得该信号发生器的设计具有结构简单，方便易懂的特点。

2。 相关资料

2。1 DDS技术

DDS以奈圭斯特采样定理为基础。就是利用离散序列无失真地将最原始的模拟信号恢复，这些离散的序列是由模拟信号抽样得到的。其中要求模拟信号最高频率

的两倍要小于等于抽样频率。如果想让这个过程倒回去，这就必然用到DDS技术。DDS是一种由设计者本身已经假定发生了抽样，并且已经发生了量化，最后的原始信号怎样才能由其重建的技术。而将模拟信号数字化的基础就是圭斯特采样定理。结构框图1所示。

系统中的各个组成部分的同步时钟是基准时钟的频率值。该论文在设计时要用到的基准时钟是由一个晶体振荡器产生，这个振荡器是具有很高的稳定度的。累加器的功用是将来自存储器的输出与频率控制字进行累加。累加过程的完成在加法器的输入端。相位累加器是由一个级联的结构组成的。这个级联的部分由加法器和寄

图1 DDS的结构框图

存器所组成的。相位累加器的频率字及其累加器的输出在每个时钟脉冲fc（系统基准时钟的频率值）的作用下累加一次。本设计中的相位的信息就是由它所反映出的。以K（频率控制字）为步长的线性递增序列是相位累加器的输出数据的实质。要想查出波形存储器的信号抽样值及对其进行查表，只需将输出和地址线连接。最后将信号发生器的输出再由D/A转换器输出，其中波形幅度值是由D/A转换器转换成模拟信号，这样波形才能合成。要得到比较平滑的正弦波必须将D/A转换器输出的近似正弦波的阶梯波经低通平滑滤波器，对杂波的抑制方法有许多，但对于该系统来说这是唯一的方法。波形存储器的地址及输出波形的循环是由于有字长的限制，相位累加器也是会溢出的，这只有当相位累加器能达到最大时才会溢出。除此之外，相位累加器溢出速度受到频率控制字的控制，这中间的关系成正相比例的。在本图中N是相位累加器的位数，而A是本系统中波形存储器的地址位数，图中的D是波形存储器所需要的的数据位字长和D/A转换器位数。论文网

2。2 VHDL的简介

VHDL语言是一种自定而下的硬件描述语言，近些年来随着硬件描述语言的发展，它的应用方面也在不断地扩大，其具有其它的硬件描述语言所不具有的许多优点：

(1)该语言可以实现的功能非常的强大，而其可以设计的方式也很多样； FPGA的信号发生器设计+源代码+电路图(2):http://www.youerw.com/zidonghua/lunwen_96370.html