及检测两个比特的误码。  
3  FPGA 概述
3．1    FPGA结构
FPGA 的结构特点在于 FPGA 是基于查找表（look-up-table）的，查找表简称为
LUT，LUT本质上是一个 RAM。FPGA中多使用 4输入的 LUT，所以每一个 LUT可
以看成一个有 4 位地址线的 16X1 的 RAM。当用户通过原理图或 HDL描述了一个逻
辑电路以后，FPGA 开发软件会自动计算逻辑电路的所有可能结果，并把结果事先写
入 RAM。这样，每输入一个信号进行逻辑计算就等于输入一个地址进行查表，找出
与地址对应的内容，然后输出即可。
如图3.1为典型的FPGA内部结构图，主要由6部分组成：可编程输入/输出单元、
基本可编程逻辑单元、完整的时钟管理、嵌入块式 RAM、丰富的布线资源、内嵌的
底层功能单元和内嵌专用硬件模块。
图3.1 FPGA 内部结构图
（1）可编程输入/输出单元（IOB）
可编程输入/输出单元简称 I/O单元，是芯片和外界电路的接口部分，用于完成不
同电气特性下对输入/输出信号的驱动与匹配要求，FPGA内的 I/O 按组分类，每组都
能独立的支持不同的 I/O 标准，外部输入信号可以通过 IOB 模块的存储单元输入到
FPGA内部，也可以直接输入到FPGA内部，为了便于管理和适应多种电气标准， FPGA
的 IOB被划分为若干个 bank，每个bank的接口只能有一种电压，不同的 bank可以不
同。        本科毕业设计说明书（论文）    第  10 页  共  35 页
（2）可配置逻辑块（CLB）
可配置逻辑块 CLB是 FPGA内的基本逻辑单元，每个 CLB都包含一个可配置开
关矩阵，此矩阵由 4 或 6 个输入 、一些选型电路（多路复用器等）和触发器组成。
开关矩阵是高度灵活的，可以对其进行配置，以便处理组合逻辑、移位寄存器或 RAM。  
（3）数字时钟管理模块（DCM）
数字时钟管理模块 DCM，FPGA内部数字时钟管理和相位环路锁定，可以实现倍
频和相位移动，从而为用户提供准确的时钟综合，并且能够降低抖动。
（4）嵌入式块 RAM（BRAM）
块 RAM可被配置为单端口、双端口 RAM、内容地址存储器（CAM）以及FIFO
等常用存储结构，减少用户设计时间，并可根据用户要求来进行配置。
（5）丰富的布线资源
FPGA 芯片内部有丰富的布线资源，包括全局布线资源、长线资源、短线资源、
分布式的布线资源。在实际中，设计者不需要直接选择布线资源，布局布线器可自动
的根据输入逻辑网表和约束条件选择布线资源来连通各个模块单元，布线的好坏跟设
计有密切的关系。
（6）底层内嵌功能单元
内嵌功能模块主要是指 DLL（Delay Locked Loop）、PLL（Phase Locked Loop）、
DSP 和 CPU 等软处理器（Embedded Processor）。正是由于内嵌功能丰富才使得单片
FPGA成为系统级的设计工具，具备了软硬件联合设计的能力。
（7）内嵌专用硬核
为了提供 FPGA性能，芯片内部还集成了一些专用的硬核。例如，Xilinx 公司的
高端产品内嵌了 DSP Core 模块；为了适用通信总线与接口标准，部分 FPGA 内部集
成了串并收发器等等。
3．2    FPGA开发流程
FPGA的设计流程大致分以下 6个步骤，设计流程如下：       
制定设计图3.2 FPGA 的设计流程
    （1）制定设计方案
制定设计方案是依据设计要求提出设计的方法和思路，对整体电路设计的成功与
否起决定性作用，主要任务是功能模块的划分、数据的处理、模型的建立和时序的建 基于FPGA的视频图像降噪程序设计(5):http://www.youerw.com/jisuanji/lunwen_4175.html