首先要做的是建立一个工程，点击File 菜单——>New Project Wizard 新建工程，设置工程名，接下来的文件设计就是在此新建工程下进行。

然后开始建立文件选择自己设计中的哪种设计语言，本次设计采用Verilog HDL语言，点击File 菜单——>New Quartus II Project目录下选择Verilog HDL。在这个目录下还可以选择Block Editor 进行对电路图的设计。选择好编写语言后，就可以开始编写代码。Verilog HDL代码以模块为最基础的模块，每个模块代表不同的功能，最后在将各个模块进行连接。编写好各个模块代码之后就开始进行代码编译，点击Processing——>Start Compilation进行编译。 在代码的编写过程中一定会遇到各种问题，编译成功后便可以通过Tools——>Netlist Viewers——>RTL Viewer查看自动生成的RTL结构图，在RTL结构图上每个模块上都清晰地表明各模块中所含的端口、输入输出、寄存器等信息。RTL结构图是Verilog HDL自动生成的，下面讲讲电路设计过程。模块的集成电路也可以通过 Quartus II 自动生成，需要生成符号才能生成设计模块电路图的。先把程序保存（注意:保存名要和实体名一致），然后点击FILE——>create symbol——>create symbol files for current file。如3-6图 所示，双击设计串口出现Symbol界面，可以看到在Project目录下有设计者设计的模块集成电路，点击相应的模块进行电路连接。论文网

图3-6 电路逻辑图设计

集成电路图的设计可以参照上文中提到的RTL原理图进行介绍。

3。2 ModelSim仿真介绍

3。2。1 ModelSim简介

在整个数字电路设计中仿真的地位十分高，设计的最终意义就是为了实现功能，所以仿真验证显得尤为重要，每一步的展开都需要仿真。完成设计输入并成功进行编译仅能说明设计符合一定是语法规范，并不能说明设计功能的正确性，因为在芯片内部存在着传输延时，工作时并不一定严格按照程序运行。另外，在高频的情况下，对时钟的建立时间和保持时间等都有严格的要求，所以实际运行的结果与程序往往不相符或者毛刺过多，只有通过仿真我们才能了解程序在芯片内部的工作情况，然后根据情况和需求进行修改和优化，这样我们就可以在成品前发现问题，以便解决问题，完善设计。

ModelSim多个版本，此次设计采用的是Quartus II 13。0版本自带下载版本。

3。2。2ModelSim与Quartus II的连接 　　

图3-7 在Quartus II中设置ModelSim路径

如果是第一次运行ModelSim需要注意建立 Quartus II 和 ModelSim 的连接。因为Quartus II中的RTL仿真是通过ModelSim这个仿真器来完成的，而这是两个独立的软件，所以需要设置路径来调用。这个调用设置是通过在Quartus II中设置 ModelSim的路径来实现的，具体步骤如下：

在成功安装完Quartus II和ModelSim之后需要在 Quartus II 中设置 ModelSim 路径，点击Quartus II 菜单Tools ——>General——>EDA Tool Options，进行相关设置，如ModelSim：C:\Modeltech_6。3g\win32  如图3。1所示。在Quartus II建立工程时，设置 ModelSim 作为仿真软件，或者是在Assignments——>EDA Tool Settings进行设置[1]。

当然，除了通过在Quartus II中设置ModelSim的路径从而能够在Quartus II中直接打开ModelSim进行仿真。也可以直接手段打开ModelSim，在ModelSim中建立一个新的工程，再对语言进行编译与仿真。这样也是一种仿真方法。这两个方法都可以，但是也都需要Testbench的编写，只是软件主体不同，其本质上是一样的。

3。2。3 ModelSim仿真的基本步骤 基于Verilog的4B/5B编解码器设计与仿真(6):http://www.youerw.com/tongxin/lunwen_115233.html