上面介绍了怎么将Quartus II和ModelSim进行连接从而可以直接在Quartus II中打开ModelSim以进行仿真，现在这一节将重点讲述如何在ModelSim中进行代码编译与仿真。

首先需要建立一个文件夹用于建立操作；然后进行Verilog HDL代码的编译和Testbench的编写；最后通过Testbench中的激励信号对代码进行功能仿真，验证其正确性；

1。建立库文献综述

当设计者准备开始仿真是需要建立唯一的文件夹方便操作，接下来的所有设计都将在这个文件夹中进行，以防止文件间的误操作。然后启动ModelSim将当前路径修改到该文件夹下，修改的方法是点File->Change Directory选择新建的文件夹。

图3-8 新建文件夹

做后仿真的时候，在 Quartus II 工程文件夹下会出现一个文件夹：工程文件夹\simulation\ModelSim，前提是正确编译 Quartus II 工程；因此，不必再建立新的文件夹了。

仿真库是ModelSim中重要的组件，它里面存储着开发人员编译过的设计元素目录列表，主要分为两类：工作库和资源库，其中工作库默认名work，资源库的名字则根据芯片名而决定，例如如果要对internet芯片里的程序进行仿真，则需要建立一个命名为internet_ver的资源库。需要注意的是，开发者一定要在编译前建立好一个名为work的唯一库因为work存储的是当前开发工程下的已经完成编译的文档。而资源库则是存储编译时需要调用的资源，因为需要调用的资源有各种各样，所以资源库肯定时有很多个的。

2。编写与编译测试文件

在编写Testbench之前，首先将需要仿真的设计模块编译到上面建立的文件夹中，点Compile->Compile后将出现图3-9所示窗口，

图3-9编译目标文件

在Library中选择工作库，在查找范围内找到要仿真的目标文件（Library选择刚才建立的库，查找范围选择目标文件所在的文件夹），然后点Compile和Done；或在命令行输入vlog Counter。v。此时目标文件已经编译到工作库中，在Library中展开work工作库会发现该文件。 

当Verilog HDL语言文件编译完成之后，接下来就需要搭建一个平台进行各模块的连接和激励信号的产生，这个时候就需要用到Testbench，一种对激励信号进行定义的文件，也可以看做是一个平台。下面描述如何产生这样的激励信号平台Testbench。

方法一：我们可以在ModelSim内直接编写Testbench，而且ModelSim还提供了常用的各种模板。具体步骤如下：

⑴ 执行File->New->Source->verilog，或者直接点击工具栏上的新建图标，会出现一个verilog文档编辑页面，在此文档内设计者即可编辑测试台文件。需要注意的是在Quartus当中很多不方便可综合的功能都可以在Testbench中进行编写，但是要明白Testbench也就是一个激励信号的发生平台，只要对输入波形进行定义以及显示一些必要信息即可，不要设计的过于庞大。

方法二：采用ModelSim自动产生Testbench模板来.自^优+尔-论,文:网www.youerw.com +QQ752018766-

⑵ 由于大部分工程的Testbench模板都有着相似的基础信号，所以我们可以采用ModelSim内部的Testbench模板，这样可以大大提高设计效率。但是还是需要根据实际工程的需求进行继续改进。在verilog文档编辑窗口的空白处点击右键Show Language Templates然后会出现一个加载工程，然后你会发现在刚才的文档编辑窗口左边出现了一个Language Templates窗口,如图3-10所示。

图3-10 应用模板生成Testbench文件

3。执行仿真

上文中提到功能仿真分为前仿真与后仿真两部分，并且两部分仿真的过程不尽相同，接下来分部介绍。 基于Verilog的4B/5B编解码器设计与仿真(7):http://www.youerw.com/tongxin/lunwen_115233.html