4。2 Verilog模块以及层次化设计 13

4。3 Verilog的建模方法 15

4。3。1 行为建模方法 15

4。3。2 结构建模方法 16

4。4 Verilog的测试模块 16

第五章 巴克码群同步电路设计 18

5。1 巴克码原理 18

5。1。1 巴克码简介 18

5。1。2 巴克码识别器 20

5。2 简单的巴克码发生器的实现 21

5。3 巴克码群同步设计 22

5。3。1 发送模块 23

5。3。2 接收模块 26

5。4 巴克码同步电路的测试与仿真 28

5。4。1 测试模块 28

5。4。2 仿真分析 29

结论 35

致谢 36

参考文献 37

第一章  绪论

1。1 研究背景

随着通信技术的不停地发展，并且正在逐步地走向成熟，尽管通信系统工作的稳定性，可靠性以及有效性不断地提高，但是通信系统受到噪声或者各种信号的干扰依然是在所难免的，依然是需要重点关心的问题，可能因为一点点的差错就会影响整个通信系统的稳定性，而且还会增加误码率。降低误码率的工作不容忽略。从现在的情况来看，我们采取了许多的措施，同步技术就是其中的一种，因此，如何设计同步系统，如何将同步系统更有效地应用是当代重要课题。

同步问题，从字面意义就很好理解，它就是输入端输入的信息和接收端的步调一致，使通信系统有较好的实时性。本文所要研究的是群同步问题。在通信系统中，同步的种类有：载波同步，码元同步，群同步以及网同步。研究群同步的方法一般有集中插入法和分散插入法两种。其中，集中插入法就是将特殊的群同步码组放在信息码组前面作为定位，这也就要求群同步码组的特殊性，并且其在信息码组中出现的概率几乎为零。这样的话，当接受端接收到刚刚的那段码组，当其检测到特殊的群同步码组，接收端就会很容易地知道哪里是这段码组的“头部”，即起始位置。然而，巴克码就是上文所提到的特殊码组的一种，即巴克码是集中插入法经常使用的一种码组。巴克码的应用，大大的提升了通信系统的同步性问题，这个在业内都是得到大家认可的，并且这方面的理论研究也已经相当成熟。

就现在的情况来看，数字电路对于门电路的需求逐年增加，设计日新月异，集成度越来越高，这也给数字电路设计师的工作带来的巨大挑战。在本项目中所使用的语言是Verilog，在硬件描述语言中它的灵活性较好。Verilog问世于二十世纪八十年代，到现在已经发展的二三十年的时光中，Verilog的发展可谓是飞速，并且在不断走向成熟。器件的集成度不断提高，Verilog从最初的一千多门发展到现在的几百万门，既解决了传统电路设计方法的不足，又使得过去可编程器件门电路数目有限的短处得以克服[1]。其应用在国内外应用都相当广泛，已经走向了成熟的光明大道。

说到开发环境，Alter公司的Quartus II研发的这个新一代的FPGA/PLD开发软件，越来越多的被设计者们投入使用，逐渐的取代了曾经的MaxplusII。至今，通信，航天，生物医疗工程等领域对于开发FPGA/CPLD进行数字系统已经越来越广泛了。与传统的设计方法比较的话，可以很容易发现，FPGA/CPLD具有很多的优点。它拥有功能强大，消耗少，易于修改，以及开发工具智能化等特点，这些特点都满足了设计优化的条件，也恰好是Quartus II的优点，并能实现功能。