1。1。4 4B/5B编码介绍

4B/5B编码是本篇论文研究的核心码型，4B/5B编码是mBnB类码型中的一种，顾名思义，这种码型将4比特的数据流转换为5比特的数据流，即24=16种组合编码对应25=32种组合编码，但只采用其中的16种对应4bit码的16种，其他的16种或者未用或者用作控制码，以表示帧的开始和结束、光纤线路的状态（静止、空闲、暂停）等。这个码型的优势很显然，不仅提高了效率，而且增加了各种检测项，最终适应与光纤通信，一举三得。

1。2本课题主要研究的内容

本课题采用自定向下的设计方法，研究4B/5B码输入输出逻辑关系，在Quartus II开发环境下，使用Verilog硬件描述语言设计并实现4B/5B码的编码和解码模块，并串转换模块，时钟分频模块，伪随机码模块，编写Testbench并使用ModelSim进行仿真，验证其功能上正确性。

1。3论文结构安排

本文的阐述共分六章，主要是基于4B/5B上进行说明的。

第一章是绪论，主要讲述4B/5B码型产生需求背景与优势以及约束条件；

第二章、第三章主要是介绍Verilog HDL语言介绍和开发环境搭建，这是程序设计的前提，掌握语言与工具是完成设计的关键。

第四章是本中的重点，主要介绍4B/5B码的算法设计原理与每个模块的设计过程和连接。

第五章是Testbench的编写与仿真，并验证其正确性。

第六章是我们的总结和致谢，同时表达自己的心得体会和一些主观看法。

第二章 Verilog HDL语言介绍

2。1从数字电路讲开来

在过去的几十年中，数字电路设计技术发展迅速。从简单的逻辑电路发展到集成电路，直至出现现在主流的超大规模集成电路，根据摩尔定律可知，集成电路的发展日新月异。设计技术的发展必然带动设计手段的更新，传统的数字电路设计流程也在逐渐地发生者改变。一方面，由于设计电路规模的不断扩大，设计人员的人力操作显得越来越单薄，急需计算机的大力辅助，于是促进了电路设计自动化（Electronic Design Automation, EDA）的出现和发展；另一方面，传统的数字电路的基本设计流程也无法应对急速增长的电路规模，面对着成千上万规模的门级电路，传统的设计在图纸上或者计算机上手动完成最终电路图的方法变得越来越难以实现，同时带来的还有测试时的更大难题 。于是，迫切需要某种方法，使设计者可以使用EDA工具完成这种大规模的集成电路设计。

Verilog HDL就是在这样的需求背景下出现的，它的出现完美的解决了当时对提高设计大规模集成电路的设计效率的迫切需求，Verilog HDL的设计方式与以往的设计门级电路不同，它是一种语言，通过编写代码的方式来实现对数字逻辑电路的设计，从设计最基本的电路单元门级电路到对综合功能的设计都可以用Verilog HDL实现，这就大大提高了数字逻辑电路的设计效率，使得设计者通过设计软件就可以完成以前复杂繁琐的工作。

2。1。1集成电路设计流程简介

前文中提到，Verilog HDL的设计方式采用代码编写进行仿真实现的，因此Verilog HDL的实现流程也与传统方式不同。图2-2 所示为集成电路设计流程的一般步骤。设计的最开始阶段一定是设计文档的编写。这个设计说明文档主要包含了设计要实现的具体功能和期待实现的详细性能指标，包括电路整体结构、输入输出I/O接口、最低工作效率、可扩展性参数等等。完成设计说明后，需要用行为级描述待设计电路。行为级描述可以采用高级程序语言，如C/C++等，也可以采用HDL来编写。这个阶段的描述代码并不要求可综合，只需要搭建出一个满足设计说明的行为模型即可。