行为级描述之后是RTL级描述。这一阶段就采用硬件描述语言来编写。一般采用VHDL或者Verilog HDL来实现。对于比较大的设计，一般是在行为级描述时采用C/C++搭建模型，在RTL级描述阶段，逐一对行为模型中的子程序进行代码转换，用HDL代码取代原有的C/C++代码，再利用仿真工具的接口，将转换成HDL代码的子程序加载到行为模型中，验证转换是否成功，并依次转换行为模型中的所以子程序，最终完成从行为级到RTL级的HDL代码描述。这样做的好处是减少调试的工作量，如果一个子程序转换出现错误，只需要更改当前转换的子程序即可，避免同时出现多个待修改子程序的杂乱局面。

RTL模型的正确与否，是通过功能验证来确定的，这一阶段也称前仿真或者功能仿真。前仿真最大的特点就是没有加入实际电路中的延迟信号，所以前仿真的结果与实际电路结果还是有很大的差距的。不过在前仿真中，设计者只关心RTL模型是否能够完成预期的功能，所以称为功能验证。前仿真中除了需要已经成型的代码之外，还需要一个验证环境，这个验证环境也可以使用Verilog HDL语言来搭建。

当RTL模型通过功能验证后，就进入综合逻辑与优化阶段。这个阶段主要是EDA工具来完成的，设计者可以给综合工具制定一些性能参数、选择一些工艺库等，使综合出来的电路符合自己的要求。

图2-2 集成电路设计一般流程

2。2 采用Verilog HDL设计复杂数字电路的优点

2。2。1 Verilog HDL比较于传统电路的优点

通过上文所讲Verilog HDL的产生背景可知Verilog HDL的产生不是偶然，在传统设计方法不要能够满足复杂庞大的数字逻辑电路的设计需求，为了满足设计性能指标，工程师需要消耗巨大的时间与精力来完成，这不仅浪费了许多资源也对工程师的技术水平有很高的要求。在这种情况下Verilog HDL应运而生，因此，Verilog HDL的最大优势显而易见，即高效与易学。不同于传统设计方法，Verilog HDL语言简单易学，易于操作与仿真，十分适合初学者。Verilog HDL曾经是一个私有语言，如今已发展成为ASIC和FPGA设计领域应用最为广泛、最成功的硬件描述语言之一。Verilog HDL能发展趋势这么好，与其本身的优越性关系非常大。Verilog HDL设计方式采用编码代码方式进行设计，因此它最大的特点就是通过软件工具平台实现设计而与传统工艺没有操作上的连接。这种特点就使得设计者在进行数字逻辑设计与后期检测正确性时不需要过度关注于实物实现的具体细节，只需要根据设计功能需求就可以简便的设计出可行的数字罗电路。它简洁易学，语法更贴近硬件的行为，同时借鉴了许多高级语言中的语法，使用者的效率将得到大大的提升，并且入门要求相对不高，足见其本身的优越[2]。

2。2。2。 Verilog HDL自身的优越性

除了与传统电路设计相比下的优越性，Verilog HDL语言本身具有很多亮点。尽管它是硬件描述语言，但是它又借鉴了高级语言的语法，很适合有C语言基础的人学习。Verilog HDL是以文本的形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式。Verilog HDL最大的特点就是易学易用，如果有C语言的编程经验，可以在较短的时间内快速地学习和掌握。但是由于Verilog HDL比较自由，初学者很容易犯一些错误，这一点要注意。简单地来说，Verilog HDL易于上手，但是编写代码时要注意代码风格，也要考虑对综合的影响。

2。3  Verilog HDL的设计流程简介

2。3。1自顶向下（Top-Down）设计的基本概念