FPGA全同步数字频率计的设计(3)
1.3 本次课题的研究内容 本次课题研究的是全同步数字频率计，闸门信号、被测信号和标准信号均实现同步，可以有效消除测频时出现的 的测量误差[5]。 本次课题设计在 Windows平台下，利用QuartusII进行设计和仿真，采用电路原理图与 VHDL混合设计思路，进行软件的仿真并得出结论。
1.4 论文结构 本论文一共有四个章节。 第一章 绪论。探讨了频率计对电子工业生产的重要意义以及频率计的发展状况。概括性的描述了研究的主要工作。 第二章 FPGA与EDA技术概要。探讨了目前电子设计技术的走向，分析了FPGA与VHDL在电子设计领域中的突出的地位和作用。简要的讲解了利用 VHDL 语言与 FPGA 芯片进行数字电路设计的一些流程。介绍了设计、仿真软件 Quartus II的特点。第三章 全同步测频原理与对比分析。对现如今比较常见和常用的几种测频方法进行了介绍，并分析了其适用的场景和一些不足之处，提出了全同步测频法，其解决了原有测频方法会产生 误差的问题也能够得到不错的测频速度和精度。 第四章 全同步数字频率计的FPGA实现。探讨了使用VHDL语言与原理图在FPGA芯片上实现全同步数字频率计的方法和结果。对原理进行了详细的描述，重点分析了的各子模块的基本理论概念与仿真结果。