（2）编译器的设计   

 我们要先选择好编译的目标以及配置方式，有功能仿真和时序仿真。编译器是由很多模块组成的，编译工具也有很多，根据模块的要求选择合适的工具和编译方法，最后编译完成后，会显示该模块的编译信息。

（3）仿真

仿真是在波形编辑器中进行的，仿真的目的是在软件环境中，试验结果与原

期望的效果相一致，我们根据输出波形，可以分析其结果是否正确。

（4）调试

对仿真结果进行分析，当输出波形与预期效果不一致，我们需要对编程进行调试，不用进行重新编译，只需要针对某个模块进行调试就行。

2.4  硬件描述语言Verilog HDL介绍

 Verilog HDL语言是一种常见的硬件设计语言[3]。它是一种常见的硬件描述语言，由于它的标准性很受人们欢迎，对系统的维护和硬件的开发方面运用很广。它的语法结构简单，主要分为支持、忽略和不支持这三类结构。该语言原始是以文档的格式出现的，后来逐步发展到被每个设计者所知晓，主要原因是它有着其他语言不可代替的优越性。

Verilog语言的优点可以概括为：适用性强、灵活度高、简单易学、使用方便并且要求性低[4]，并且当遇到多个硬件同时工作时，该语言在运行方面没有冲突，可以一起执行。本次设计分为很多模块，所以这就是选择该语言最主要的一个原因。